「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 .... 37 38 次へ＞- The semiconductor memory device has a memory cell array in which a plurality of SRAM cells MCs are arranged in matrix.
半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。 - 特許庁 - The semiconductor memory device includes a memory cell array and a storage for storing the access data.
本発明に従う半導体メモリ装置は、メモリセルアレイとアクセスデータを貯蔵する貯蔵装置とを含む。 - 特許庁 - In a memory cell array, memory cells in which a ferroelectric capacitor and a selection transistor are connected in series are arranged.
メモリセルアレイは、誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなる。 - 特許庁 - The nonvolatile semiconductor memory device is provided with a memory cell array 2, selection parts 3 and 4, and writing parts 5 and 6.
不揮発性半導体記憶装置は、メモリセルアレイ２と、選択部３，４と、書込み部５、６とを具備する。 - 特許庁 - The memory device having a dual port function includes a switching unit, a 1st path, a 2nd path, and a memory cell array.
デューアルポート機能を有するメモリ装置は、スイッチング部、第１経路、第２経路、及びメモリセルアレイを含む。 - 特許庁 - MEMORY CELL ARRAY HAVING FERROELECTRIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME, AND FERROELECTRIC MEMORY DEVICE
強誘電体キャパシタを有するメモリセルアレイおよびその製造方法ならびに強誘電体メモリ装置 - 特許庁 - The memory cell array includes a plurality of memory cells respectively sharing a plurality of word lines and a plurality of bit lines.
メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。 - 特許庁 - The reference cell is the same as a memory cell of the array and used for generating reference voltage for a reference bit line.
基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁 - A reference cell is the same as a memory cell of an array, and used for generating reference voltage for reference bit line.
基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁 - In a method for designing a low power leakage monitor element, a memory cell being the same as a cell in an actual array is used.
低電力リーク・モニタ素子を設計する方法は、実アレイ内のセルと同一のメモリ・セルを使用する。 - 特許庁 - Thereby, access for a memory cell MC in a plurality of cell array blocks can be performed by one sense amplifier SA.
これにより、１つのセンスアンプＳＡで複数のセルアレイブロック内にあるメモリセルＭＣのアクセスが可能となる。 - 特許庁 - A voltage corresponding to a boosting voltage VDDR is applied to the gate of a dummy memory cell 186 having a threshold voltage corresponding to the memory cell of a redundant memory cell array 1a to read the data of the dummy memory cell 186.
冗長メモリセルアレイ１ａ中のメモリセルに対応する閾値電圧を有するダミーメモリセル１８６のゲートに、昇圧電圧ＶＤＤＲに対応する電圧を与えてダミーメモリセル１８６のデータ読出しを行う。 - 特許庁 - To electrically isolate a virtual ground type memory cell array region and a virtual ground type dummy cell array region by suppressing increase in the chip size.
チップサイズの増加を抑えて、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とを電気的に分離すること。 - 特許庁 - To provide a non-volatile semiconductor memory device wherein enlargement of an area of a memory cell array is suppressed while reliability of a memory cell transistor is maintained.
メモリセルトランジスタの信頼性を維持しつつ、メモリセルアレイの面積の増大を抑制することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁 - The memory cell array layer 400 includes: first memory cell regions 40A having the memory cells; and connection regions 40C provided with the interconnection portion 500.
メモリセルアレイ層４００は、メモリセルＭＣを有する第１メモリセル領域４０Ａと、接続配線部５００が設けられた接続領域４０Ｃとを備える。 - 特許庁 - To reliably detect a resistance state of a magnetoresistive memory device in a resistive cross point memory cell array, without markedly reducing the memory cell density.
メモリセル密度を著しく低下させることなしに、抵抗性クロスポイントメモリセルアレイ内の磁気抵抗メモリ素子の抵抗状態を確実に検出すること。 - 特許庁 - METHOD FOR FORMING NONVOLATILE MEMORY CELL HAVING TREATED DIELECTRIC AT LOW TEMPERATURE BETWEEN WORD LINES AND BIT LINES, AND NONVOLATILE MEMORY ARRAY INCLUDING SUCH MEMORY CELL
ワード線とビット線間に低温形成した誘電体のある不揮発性メモリーセルを形成する方法およびそのようなメモリーセルを有する不揮発性メモリーアレイ - 特許庁 - In a memory array, a repeated unit 140a corresponding to a single memory cell MC is continuously arranged, with the memory cell MC arranged in matrix.
メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。 - 特許庁 - The non-volatile semiconductor storage device comprises a memory cell 100 containing first and second MONOS memory cells, and a plurality of memory cell array regions.
不揮発性半導体記憶装置は、第１，第２のＭＯＮＯＳメモリセルを有するメモリセルを１００、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁 - To non-destructively and surely read a stored logical value only from a selected memory cell without being affected by the other memory cell in a ferroelectric memory array.
強誘電体メモリアレイにおいて、他のメモリセルの影響を受けることなく、選択したメモリセルからのみ、その記憶論理値を非破壊的に確実に読み出す。 - 特許庁 - The memory cell with the first address and the memory cell with the second address are not adjacent to each other in at least row and column directions in the memory array 2.
第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 - 特許庁 - The magnetic random access memory is provided with a reference cells in a memory cell array 11 and is constituted in such a manner that the data of the reference cell in the readout is inverted to prevent the data of the selected cell from changing.
メモリセルアレイ１１に参照セルを設け、読み出し時に参照セルのデータを反転し、選択セルのデータを変化させないようにしている。 - 特許庁 - A memory cell used for a memory cell array 27 is not made to be in an over erasure state even if applying an erasing pulse to a first cell for 300 ms is performed four times.
メモリセルアレイ２７に用いられるメモリセルは、ファーストセルに３００ms間の消去パルス印加を４回行ってもオーバーイレース状態にはならない。 - 特許庁 - A control signal generating circuit 150 performs control for a memory cell array 200 in a non-normal operation mode being different from a normal operation mode in which write of data to the memory cell array 200 and read of data from the memory cell array 200 are performed.
コントロール信号発生回路１５０は、メモリセルアレイ２００へのデータの書き込み及びメモリセルアレイ２００からのデータの読み出しを実行する通常動作モードと異なる非通常動作モードにおいてメモリセルアレイ２００に対する制御を行う。 - 特許庁 - In a memory device, a memory array 10 having a plurality of memory cells 11 and a reading circuit 20 for determining the status of the memory cell 11 as a reading target.
メモリセル１１を複数備えたメモリアレイ１０と、読み出し対象のメモリセル１１の状態を判別する読み出し回路２０を設ける。 - 特許庁 - In array constitution of a memory cell array, word lines and bit lines are made main/sub-constitution, and a selecting transistor is provided for switching.
メモリセルアレイのアレイ構成を、ワード線、ビット線を主／副構成にし、切り換え用に選択トランジスタを設ける。 - 特許庁 - No peripheral circuit is arranged substantially between the memory cell array area 201 and the pad row 101 and between the memory cell array area 202 and the pad row 102.
メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。 - 特許庁 - Write-in data is stored in a memory cell array 1, while test data required for correcting an error is generated for the write-in data and stored in a test data memory cell array 2.
書き込みデータをメモリセルアレイ１に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ２に記憶する。 - 特許庁 - According to an embodiment, a nonvolatile semiconductor storage device comprises a memory cell array part and a contact part apposed with the memory cell array part in a first plane.
実施形態によれば、メモリセルアレイ部と、第１平面内においてメモリセルアレイ部と並置されたコンタクト部と、を備えた不揮発性半導体記憶装置が提供される。 - 特許庁 - A register array part 2 is connected via transfer buses TBT1-1 to TBT1-i, TBN2-1 to TBN2-i to a memory cell array 1 provided with a memory cell 11.
メモリセル１１を備えたメモリセルアレイ１には転送用バスＴＢＴ１_−１〜ＴＢＴ１_−ｉ，ＴＢＮ２_−１〜ＴＢＮ２_−ｉを介してレジスタアレイ部２が接続されている。 - 特許庁 - Voltage correction data for adjusting a potential of a Zener diode 15 on the anode side and adjusting high voltage applied to the memory cell array 23 are written into the memory cell array 23.
ツェナーダイオード１５のアノード側の電位を調整し、メモリセルアレイ２３にかかる高電圧を調整するための電圧補正データがメモリセルアレイ２３に書き込まれている。 - 特許庁 - The information changing circuit compares the stored outside depth information with corresponding inside depth information stored in the memory cell array, and updates the memory cell array.
情報変更回路は、前記貯蔵された外部深さ情報と前記メモリセルアレイに貯蔵された対応する内部深さ情報とを比較し、前記メモリセルアレイをアップデートする。 - 特許庁 - At least one complete cell array having the prescribed memory capacity and an incomplete cell array having capacity which does not reach the prescribed memory capacity are arranged in one direction.
所定のメモリ容量を有する少なくとも一つの完全セルアレイと、所定のメモリ容量に満たない容量を有する不完全セルアレイが一方向に配列されている。 - 特許庁 - To write data to a plurality of memory cells in a plurality of cell array blocks simultaneously.
複数のセルアレイブロック内の複数のメモリセルに同時にデータの書込みを行う。 - 特許庁 - In the device there is provided with a memory cell array 300 having word lines and bit lines with fixed pitches.
不変ピッチのワード線及びビット線を持つメモリ・セル・アレイ（３００）を開示した。 - 特許庁 - NONVOLATILE SEMICONDUCTOR MEMORY UNIT WITH BIT LINE EXTENDING IN ONE DIRECTION ON CELL ARRAY
セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置 - 特許庁 - The magnetic storage contains a memory cell array arranging magnetoresistance-effect elements in a line.
磁気記憶装置は、磁気抵抗効果素子を行列に配置したメモリセルアレイを含む。 - 特許庁 - A memory cell array 30 is divided into a plurality of banks along a row direction.
本発明のメモリセルアレイ３０は、列方向に沿って複数のバンクに分割される。 - 特許庁 - To suppress signal delay in a memory cell array configuration having multi-divided bit lines.
ビット線が多分割されたメモリセルアレイ構成においても、信号遅延を抑制する。 - 特許庁 - Provided are an apparatus and a method for managing an array of multi-level cell (MLC) memory cells.
マルチレベルセル（ＭＬＣ）メモリセルのアレイを管理するための装置および方法である。 - 特許庁 - A word line is connected respectively to each memory cell 13 in each sub-array 12.
各サブアレイ１２内の、各メモリセル１３にはワード線ＷＬをそれぞれ接続する。 - 特許庁 - The selection parts 3 and 4 select at least two selection cells from the memory cell array 2.
選択部３，４は、メモリセルアレイ２から少なくとも二つの選択セルを選択する。 - 特許庁 - This semiconductor integrated circuit is provided with a memory cell array and a sense amplifier band.
本発明による半導体集積回路は、メモリセルアレイとセンスアンプ帯とを備える。 - 特許庁 - A semiconductor storage device 100 is provided with a chip 10 having a memory cell array.
メモリセルアレイを有するチップ１０を備える半導体記憶装置１００である。 - 特許庁 - To provide a semiconductor memory device that prevents a defective memory cell to be selected, without storing information on the defective memory cell by using the space for storage in a memory cell array.
不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。 - 特許庁 - The memory controller holding the address information of the defective memory cell contributes to an increase in process speed, while there is no need to access the memory cell array in order to obtain the address information of the defective memory cell.
不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。 - 特許庁 - A usual access area corresponding to the field memory and a data temporary area corresponding to the line memory are arranged in a memory cell array 10.
メモリセルアレイ１０にフィールドメモリに相当する通常アクセス領域とラインメモリに相当するデータ一時保存領域を設ける。 - 特許庁 - The memory includes bit lines, word lines, and a memory cell array including memory cells provided corresponding to intersections of the bit lines and the word lines.
メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。 - 特許庁 - A ferroelectric memory device comprises a memory cell array in which a plurality of memory cells having at least a ferroelectric capacity are arranged.
強誘電体メモリ装置は、少なくとも強誘電体キャパシタを有するメモリセルが複数配列されたメモリセルアレイを含む。 - 特許庁 - A memory chip 10 has a memory cell array 11 including a plurality of cell array areas 11a-11d for storing data, and a data register 13 including a plurality of data register areas 13a-13d corresponding respectively to the cell array areas 11a-11b for temporarily storing data of the memory cell array 11.
メモリチップ１０は、複数のセルアレイエリア１１ａ乃至セルアレイエリア１１ｄを有してデータを記憶するメモリセルアレイ１１と、セルアレイエリア１１ａ乃至セルアレイエリア１１ｄと１対１で対応する複数のデータレジスタエリア１３ａ乃至データレジスタエリア１３ｄを有してメモリセルアレイ１１のデータを一時記憶するデータレジスタ１３とを備える。 - 特許庁
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