「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 37 38 次へ＞- A semiconductor memory storage cell and a memory comprising an array of these storage cells are disclosed.
半導体メモリ記憶セルおよびこれらメモリ記憶セルのアレイを含むメモリが開示されている。 - 特許庁 - The integrated circuit apparatus has a memory cell array block 200 in which a plurality of memory cells MC are arranged.
集積回路装置は、複数のメモリセルＭＣが配列されたメモリセルアレイブロック２００を有する。 - 特許庁 - A memory cell array 1, assigns nonvolatile memory cells in a part thereof to an initial data storage area 12.
メモリセルアレイ１は、その一部の不揮発性メモリセルを初期データ記憶領域１２に割り当てる。 - 特許庁 - To make uniform the dimensions, shapes, and structures of MTJ memory cells arranged in an MTJ memory cell array.
メモリセルアレイ内に配置されるＭＴＪメモリセルの寸法、形状および構造をメ均一化する。 - 特許庁 - The ferroelectric memory device 1000 has a memory cell array 200 and a peripheral circuit section 100.
強誘電体メモリ装置１０００は、メモリセルアレイ２００と周辺回路部１００とを有する。 - 特許庁 - The memory cell array is constituted of a plurality of electrically rewritable nonvolatile memory cells.
メモリセルアレイは、電気的に書き換え可能な複数の不揮発性のメモリセルを備えて構成される。 - 特許庁 - To provide a semiconductor memory device capable of miniaturizing its memory cell array and peripheral circuits.
メモリセルアレイや周辺回路の小型化が行なえる半導体記憶装置を提供すること。 - 特許庁 - The flash memory cell array 101 has two or more memory elements having control gates and floating gates.
フラッシュメモリセルアレイ１０１は、制御ゲート及び浮遊ゲートを有する記憶素子を複数備える。 - 特許庁 - The memory block MB includes a memory cell array MA, and a low address decoder RD for selecting a word line.
メモリブロックＭＢは、メモリセルアレイＭＡと、ワード線の選択を行うローアドレスデコーダＲＤを含む。 - 特許庁 - To provide a semiconductor memory device which suppresses decrease of capacity of a furthest memory cell array.
末端メモリセルアレイの記憶容量の低下を抑制した半導体記憶装置を提供する。 - 特許庁 - The nonvolatile semiconductor memory device provided with a memory cell array 1 and a X decoding part 30 is used.
メモリセルアレイ１と、Ｘデコード部３０とを具備する不揮発性半導体記憶装置を用いる。 - 特許庁 - The flash memory device includes a memory cell array, a precharge voltage generator, and a plurality of page buffers.
フラッシュメモリ装置は、メモリセルアレイと、プリチャージ電圧発生器と、複数のページバッファとを備えてなる。 - 特許庁 - The nonvolatile semiconductor memory device is constituted of a memory cell array and an operation control circuit.
不揮発性半導体記憶装置は、メモリセルアレイおよび動作制御回路を備えて構成される。 - 特許庁 - A row decoder section 21 is provided adjacent to the memory array cell 11 in the semiconductor memory.
また、半導体記憶装置には、メモリセルアレイ１１に隣接してロウデコーダ部２１が設けられている。 - 特許庁 - The memory cell array comprises a plurality of memory blocks 100-2, 101-2, 102-3, 103-2.
上記メモリセルアレイは、複数のメモリブロック（１００−２，１０１−２，１０２−３，１０３−２）を含む。 - 特許庁 - Data is read out from all the memory cells MC of the memory cell array 1 via a read/write circuit 7.
リード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。 - 特許庁 - MEMORY CELL ARRAY COMPRISING FERROELECTRIC CAPACITOR, MANUFACTURING METHOD THEREOF, AND FERROELECTRICS MEMORY DEVICE
強誘電体キャパシタを有するメモリセルアレイおよびその製造方法並びに強誘電体メモリ装置 - 特許庁 - A main memory cell array 6 is constituted of a plurality of main memory cells for recording an input information.
主メモリセルアレイ６は入力された情報を記録する複数の主メモリセルで構成される。 - 特許庁 - A memory cell transistor array 101 includes a plurality of memory cell transistors 100 capable of electrically writing and erasing data.
メモリセルトランジスタアレイ１０１は、電気的にデータの書き込みおよび消去が可能な複数のメモリセルトランジスタ１００を有する。 - 特許庁 - This semiconductor memory is provided with plural redundant column cell arrays for replacing a defective bit line for a memory cell array 101.
メモリセルアレイ１０１に対してその不良ビット線を置換するための複数カラムの冗長セルアレイ２０１を備える。 - 特許庁 - An associative memory cell array CAM- ARY and a test block TB are provided corresponding to each of sub memory cell arrays 100.0-100.3.
各サブメモリセルアレイ１００．０〜１００．３に対応して、連想メモリセルアレイＣＡＭ＿ＡＲＹとテストブロックＴＢが設けられる。 - 特許庁 - The write control section 1 can set storage information on each memory cell individually in the memory cell array 6.
書き込み制御部１は、メモリセルアレイ６における各メモリセルの記憶情報を個別に設定することが可能である。 - 特許庁 - To apply voltage that polarity can be reversed to only a memory cell of an object in which data are written, in a memory cell array.
メモリセルアレイ中、データを書き込む対象のメモリセルだけに、分極の反転が可能な電圧が印加されるようにする。 - 特許庁 - Addresses of each memory cell MC constituting a memory cell array are selected by decoding the address signal by a decoder.
このアドレス信号をデコーダでデコードすることにより、メモリセルアレイを構成する各メモリセルＭＣのアドレスが選択される。 - 特許庁 - To provide a self-aligning method for forming a downsized memory cell, and to provide a memory cell array formed by using the same.
減少サイズのメモリセルを形成する自己整列方法及びそれにより形成されたメモリセルアレーを提供する。 - 特許庁 - For example, a row decoder 20 is arranged on one side of the memory cell array 10.
たとえば、メモリセルアレイ１０の一方の側には、ロウデコーダ２０を配置する。 - 特許庁 - In the cell array 2, the memory cells are arranged in the state of a 2-dimensional matrix.
セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。 - 特許庁 - The memory cell array has a rewritable area, and a read-only area.
メモリーセルアレイは、書き換え可能領域と、読み出し専用領域と、を有する。 - 特許庁 - Thus, bit line currents simultaneously flow in a memory cell array MCA and a reference memory cell array RMCA and a high speed sensing operation is conducted.
そのため、メモリセルアレイＭＣＡとリファレンスメモリセルアレイＲＭＣＡとにおいて同時にビット線電流が流れ、高速なセンス動作を行なうことが可能となる。 - 特許庁 - NON-VOLATILE MEMORY DEVICE WITH BULK BIAS CONTACT STRUCTURE IN CELL ARRAY REGION
セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子 - 特許庁 - The semiconductor layer 12 and the multiple control gates CG11-CG17 constitute a memory cell array.
半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 - 特許庁 - A data input and output circuit inputs data to memory cell array or outputs the data from the memory cell array continuously, in synchronization with the strobe signal.
データ入出力回路は、ストローブ信号に同期して、メモリセルアレイへのデータを連続して入力またはメモリセルアレイからのデータを連続して出力する。 - 特許庁 - At least one end of the first write line passes through the upper end or the lower end of the memory cell array, while the other end passes through the left or right end of the memory cell array.
少なくとも１つの第１書き込み線の一端はメモリセルアレイの上端または下端を通り、他端はメモリセルアレイの左端または右端を通る。 - 特許庁 - Moreover, the memory cell array has a double bit line and a double word line structure, and the redundant memory cell array has a single bit line and a single word line structure.
又、メモリセルアレイは２重ビット線及び２重ワード線構造を有し、冗長メモリセルアレイは１重ビット線及び１重ワード線構造を有する。 - 特許庁 - NONVOLATILE MEMORY CELL ARRAY HAVING COMMON DRAIN LINE AND METHOD OF OPERATING THE SAME
共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法 - 特許庁 - The steps are each repeatedly executed to fabricate N levels of memory cell array.
各工程はＮ段のメモリセルアレイを製造するために繰り返し行われる。 - 特許庁 - The semiconductor device includes a memory cell array, and a sense amplifier zone.
本発明による半導体装置は、メモリセルアレイと、センスアンプ帯とを備える。 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE HAVING SIGNAL LINE ARRANGED TO RUN ACROSS CELL ARRAY
セルアレイを横切って配線された信号ラインを有する半導体メモリ装置 - 特許庁 - The fuse for redundancy substitution cuts off a memory cell array part corresponding to an address of a defective part to substitute a memory cell array part having a defect for a memory cell for redundancy according to a result of a pre-wafer-test.
冗長置換用ヒューズは、プリウェハーテストの結果によって欠陥を有するメモリセルアレイ部分を冗長用メモリセルに置換するために、欠陥部のアドレスに対応するものを切断する。 - 特許庁 - In a memory system of an overlaid system, respective memory cell array is activated independently of the other memory cell array, further, the memory cell array is activated and delay of readout speed by reset pre- charge is not caused by keeping an activation state of respective memory cell arrays at the time of readout between different memory cell arrays.
オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁 - In a semiconductor memory provided with a redundant circuit replacing the defective cell existing on a memory cell array by a redundant cell and relieving the defect, data DQ0-DQ15 of plural bits externally given are written into a memory cell in a memory cell array 30 by a write circuit 40, and read out from the memory cell array 30 by a read circuit 50.
メモリセルアレイ上に存在する不良セルを冗長セルで置換して欠陥を救済する冗長回路を備えた半導体記憶装置において、外部から与えられる複数ビットのデータＤＱ０〜ＤＱ１５を書き込み回路４０によりメモリセルアレイ３０内のメモリセルに書き込み、これを読み出し回路５０によりメモリセルアレイ３０から読み出す。 - 特許庁 - To provide a memory device having bit line equalizer in a cell array, and a method for arranging a bit line equalizer in a cell array.
セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法を提供する。 - 特許庁 - Each redundant cell array 201 is provided with a redundant sense amplifier circuit 105 other than a sense amplifier circuit 103 of the memory cell array 101.
メモリセルアレイ１０１のセンスアンプ回路１０３とは別に各冗長セルアレイ２０１に冗長センスアンプ回路１０５を備える。 - 特許庁 - The device is provided with a memory cell array 1a for echo signal which shares a word line with the normal cell array 1 and in which an expected value pattern is written.
ノーマルセルアレイ１とワード線を共有して期待値パターンが書き込まれるエコー信号用メモリセルアレイ１ａが設けられる。 - 特許庁 - A memory array 1 has a memory cell having double gate structure, plural word lines to which a control gate of the memory cell is connected, and plural bit lines to which a drain of the memory cell is connected.
メモリアレイ１は、２重ゲート構造を有するメモリセルと、メモリセルのコントロールゲートが接続された複数のワード線と、メモリセルのドレインが接続された複数のビット線とを持つ。 - 特許庁 - To invert a data stored in a memory cell while correctly reading the data stored in each memory cell, even when a memory cell array is composed of a plurality of memory cells.
複数のメモリセルにてメモリセルアレイが構成される場合においても、個々のメモリセルに記憶されているデータの正確な読み出しを可能としつつ、メモリセルに記憶されているデータを反転する。 - 特許庁 - This memory device (50) is provided with a memory array (100) having a substrate, an array of memory cells (130) arranged on the substrate, row conductors (110) and column conductor (120) coupled to the memory cell (130).
本発明のメモリデバイス(50)は、基板を有するメモリアレイ(100)、基板上に配置されたメモリセル(130)のアレイ、メモリセル(130)に結合された行導体(110)及び列導体(120)を備える。 - 特許庁 - The three-dimensional cross-point type variable resistance memory array has a current detector 32, connected with a bit line to read memory bits of a memory cell 30 and is configured as a multi-layer memory array.
３次元クロスポイント型可変抵抗メモリアレイは、メモリセル３０の記憶ビットを読み出すビット線と接続する電流検知器３２を備え、多層メモリアレイとして構成される。 - 特許庁 - To provide a charge trap flash memory cell with multi-doped layers in an active region, a memory array using the memory cell and an operating method of the same.
アクティブ領域に複数層のドーピング層を有する電荷トラップフラッシュメモリセルとこれを利用したメモリアレイ及びその動作方法の提供。 - 特許庁 - A memory controller 2 carries out error detection on a wide range of area of a memory cell array, which includes not only readout addresses but also non-readout addresses among all the memory cell arrays.
メモリコントローラ２は、全メモリセルアレイ領域のうち、読み出しアドレス以外の非読み出しアドレスについても、広範囲にエラー検出を行なう。 - 特許庁
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