「memory cell array」を含む例文一覧(1856)

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  • Cell selection circuits 2, 3 are operative to select from the memory cell array MA a memory cell MC whose data is to be read, and to select from the reference cell array RA a reference cell RA at a position corresponding to a position of the memory cell MC selected in the memory cell array MA.
    セル選択回路２，３は、メモリセルアレイＭＡの中からデータを読み出すメモリセルＭＣを選択すると共に参照セルアレイＲＡの中からメモリセルアレイＭＡにおける選択されたメモリセルＭＣの位置に対応する位置の参照セルＲＡを選択する。 - 特許庁
  • An array of DRAM memory cell is connected to a plurality of sense amplifiers.
    DRAMメモリセルのアレイは複数のセンス増幅器に接続される。 - 特許庁
  • METHOD FOR DETECTING THRESHOLD VOLTAGE OF ARRAY CELL, AND MEMORY
    アレイセルのしきい値電圧を検出する方法およびメモリ - 特許庁
  • To keep flatness of a memory cell array having a lamination structure.
    積層構造を有するメモリセルアレイの平坦性を保持する。 - 特許庁
  • MIXED RESISTIVE CROSS POINT MEMORY CELL ARRAY AND MANUFACTURING METHOD THEREFOR
    混成抵抗性交点メモリセルアレイおよびその製造方法 - 特許庁
  • A memory cell array 1 is divided into plural blocks BLKi.
    メモリセルアレイ１は複数のブロックＢＬＫｉに分けられている。 - 特許庁
  • To provide a cell array of a memory element having a source strapping.
    ソースストラッピングを有する記憶素子のセルアレイを提供する。 - 特許庁
  • EQUIPOTENTIAL DETECTING METHOD FOR RESISTIVE CROSS POINT MEMORY CELL ARRAY
    抵抗性クロスポイントメモリセルアレイのための等電位検知方法 - 特許庁
  • ID CHIP USING MEMORY CELL ARRAY AND GENERATION METHOD OF THE SAME
    メモリセルアレイを用いたＩＤチップおよびその生成方法 - 特許庁
  • The memory cell array 310 stores normal data and parity data.
    メモリセルアレイ３１０はノーマルデータ及びパリティデータを保存する。 - 特許庁
  • The memory cell array stores a branch address and a target address.
    メモリセルアレイは分岐アドレス及びターゲットアドレスを貯蔵する。 - 特許庁
  • Thereby, variation of characteristics is grasped by the test memory cell array in which rewriting is performed more than that in the memory cell array.
    それにより、本体メモリセルアレイに比べ書き換えがより多く行われたテストメモリセルにより特性の変化を把握する。 - 特許庁
  • The memory is provided with a dielectric memory cell array 2 having a plurality of ferroelectric memory cells 25, an SRAM cell array having a plurality of SRAM cells 18, and a selection control circuit 5 disposed separately from the ferroelectric memory cell array 2 and the SRAM cell array 1 to control the selection of the ferroelectric memory cell array 2 and the SRAM cell array 1.
    このメモリは、複数の強誘電体メモリセル２５を有する強誘電体メモリセルアレイ２と、複数のＳＲＡＭセル１８を有するＳＲＡＭセルアレイ１と、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１とは別個に設けられ、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１の選択を制御する選択制御回路５とを備えている。 - 特許庁
  • A memory cell array block 202 outputs a data signal of a memory cell through an I/O line 216.
    メモリセルアレイブロック２０２は、メモリセルのデータ信号をＩ／Ｏライン２１６を介して出力する。 - 特許庁
  • A memory cell array 100 is divided into first and second sub- memory cell arrays 100.1 and 100.2.
    メモリセルアレイ１００は、第１および第２のサブメモリセルアレイ１００．１および１００．２に分割される。 - 特許庁
  • The memory device includes a reference cell array and a plurality of banks each of which includes a memory cell.
    本発明によるメモリ装置は、基準セルアレイと各々がメモリセルを含む複数個のバンクを含む。 - 特許庁
  • A sense amplifier unit 3a detects data read from a selected memory cell MC of the memory cell array.
    センスアンプユニット３ａは、メモリセルアレイの選択されたメモリセルＭＣから読み出されたデータを検知する。 - 特許庁
  • A memory cell array is constituted which includes a first bank having a first local memory cell array and a first local sense amplifier, and a second bank having a second local memory cell array and a second local sense amplifier.
    第１ローカルメモリセルアレイと第１ローカルセンスアンプとを備える第１バンクと、第２ローカルメモリセルアレイと第２ローカルセンスアンプとを備える第２バンクとを有するメモリセルアレイを構成する。 - 特許庁
  • To reduce the time for calculating a repair method for repairing a defective cell of a main memory cell array using a spare cell array.
    メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。 - 特許庁
  • To stabilize operation of a PMC memory cell using a CBRAM memory array.
    ＣＢＲＡＭメモリアレイを使用したＰＭＣメモリセルの動作の安定化を図る。 - 特許庁
  • To propose a magnetic random access memory (MRAM) having a cell array structure suitable for high integration of a cell.
    セルの高集積化に適したセルアレイ構造のＭＲＡＭを提案する。 - 特許庁
  • MEMORY DEVICE HAVING BIT LINE EQUALIZER IN CELL ARRAY, AND METHOD FOR ARRANGING BIT LINE EQUALIZER IN CELL ARRAY
    セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 - 特許庁
  • Ferroelectric cells are arranged in an array type in the plurality of memory cell arrays and the RD cell array.
    上記複数のメモリセルアレイとＲＤセルアレイには強誘電体セルがアレイ状に配置されている。 - 特許庁
  • The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.
    ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁
  • Each DRAM 10 comprises a memory cell array 50, saving address register 12, 14 for storing the defective address information, and a redundant memory cell 11 to be substituted for a defective memory cell in the memory cell array 50.
    ＤＲＡＭ１０は、メモリセルアレイ５０と、不良アドレス情報を格納するための救済アドレスレジスタ１２、１４と、メモリセルアレイ５０の欠陥があるメモリセルに対して代替される冗長メモリセル１１と、を有する。 - 特許庁
  • This semiconductor memory has a memory cell array connecting m (=10) step memory cells 33m1, 33m2, 33m3, ..., 33m1 in series.
    ｍ(＝１０)段のメモリセル３３m1、３３m2、３３m3、…、３３m1が直列に接続されたメモリセルアレイを備える。 - 特許庁
  • The memory cell array is configured by arranging memory strings, each of which includes a plurality of memory cells connected in series.
    メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。 - 特許庁
  • A RAM (Random Access Memory) 30 holds data that is to be written to the memory cell array 10 or data that is read out.
    ＲＡＭ（Random Access Memory）30は、メモリセルアレイ10に書き込まれるデータ、又は読み出されたデータを保持する。 - 特許庁
  • The chip temperature information of the memory part 2 is stored in the memory cell array B12 in the memory part 2.
    そして、メモリ部２のチップ温度情報は、メモリ部２内のメモリセルアレイＢ１２に記憶される。 - 特許庁
  • The memory cell array 3 is provided with a plurality of main cell arrays 42 and a plurality of redundant cell arrays 41.
    メモリセルアレイ３は複数のメインセルアレイ４２と複数の冗長セルアレイ４１とを備える。 - 特許庁
  • METHOD FOR OPERATION OF INTEGRATED CIRCUIT ARRAY OF MEMORY CELL, AND INTEGRATED CIRCUIT
    メモリセルの集積回路アレイの動作方法及び集積回路 - 特許庁
  • A memory cell array ARY has a plurality of sub-arrays SARY.
    メモリセルアレイＡＲＹは、複数のサブアレイＳＡＲＹを有する。 - 特許庁
  • This device has a memory cell array formed in a pocket P well region.
    ポケットＰウェル領域に形成されたメモリセルアレイを有する。 - 特許庁
  • RESISTIVE INTERSECTION ARRAY OF MEMORY CELL HAVING RESISTANCE TO SHORT CIRCUIT
    短絡に対して耐性のあるメモリセルの抵抗性交点アレイ - 特許庁
  • A control circuit controls various operations on the memory cell array.
    制御回路は、メモリセルアレイに対する各種動作を制御する。 - 特許庁
  • BIT CELL ARRAY FOR PREVENTING COUPLING PHENOMENON IN READ-ONLY MEMORY
    リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ - 特許庁
  • An integrated circuit includes a mask ROM including an array of a memory cell.
    集積回路は、メモリセルのアレイを含むマスクＲＯＭを含む。 - 特許庁
  • SEMICONDUCTOR MEMORY FOR NORMALLY PERFORMING REPLACEMENT WITH REDUNDANCY CELL ARRAY
    冗長セルアレイへの置き換えを正常に行う半導体メモリ - 特許庁
  • The first contact wiring connects one end of the circuit section and the first wiring between the first memory cell array and the second memory cell array.
    第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。 - 特許庁
  • Writing to the memory cell array 18 is not executed in the writing request of this cycle, but data stored are written to the memory cell array 18 when the next writing request occurs.
    そして、次の書込み要求が発生した時点で保持されているデータをメモリセルアレイ１８に対して書込み行う。 - 特許庁
  • PHASE CHANGE TYPE NONVOLATILE MEMORY CELL, MEMORY ARRAY USING PHASE CHANGE TYPE NONVOLATILE MEMORY CELL AND METHOD FOR RECORDING INFORMATION IN PHASE CHANGE TYPE NONVOLATILE MEMORY CELL
    相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法 - 特許庁
  • In a memory cell array of MRAM, a regular memory cell stores one bit per one cell by comparing it with a reference memory cell holding a reference value.
    ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。 - 特許庁
  • The semiconductor memory device includes memory cell array areas 201, 202, a peripheral circuit area 301 arranged between the memory cell array areas, a pad row 101 arranged between the memory cell array area 201 and the peripheral circuit area, and a pad row 102 arranged between the memory cell array area 202 and the peripheral circuit area.
    メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。 - 特許庁
  • The phase-change memory device includes a first mode set to activate, when boundary crossing occurs in a burst mode, both of one word line of a first phase-change memory cell array and one word line of a second phase-change memory cell array, and read data from the first phase-change memory cell array and the second phase-change memory cell array.
    バーストモードで境界交差が発生する場合、第１相変化メモリセルアレイの１本のワードラインと第２相変化メモリセルの１本のワードラインとを共に活性化させ、第１相変化メモリセルアレイと第２相変化メモリセルアレイとからデータを読出す相変化メモリ装置の第１モードを設ける。 - 特許庁
  • To provide a semiconductor memory device in which a dummy memory cell is arranged on the out side of a memory cell array without increasing a chip size.
    チップサイズを増大させることなく、メモリセルアレイの外部にダミーメモリセルを配置した半導体記憶装置を提供する。 - 特許庁
  • A memory device 100 comprises a memory cell array 10 constituted by laminating two memory cell arrays of different types.
    メモリ装置１００は、互いに異なる種類の２つのメモリセルアレイを積層して構成されたメモリセルアレイ１０を備える。 - 特許庁
  • An MRAM device 50 includes a memory array (MRAM cell block 52 and reference MRAM cell block 54) including a magnetic memory cell.
    ＭＲＡＭデバイス５０は、磁気メモリセルからなるメモリアレイ（ＭＲＡＭセルブロック５２，基準ＭＲＡＭセルブロック５４）を備える。 - 特許庁
  • A memory cell layer 12 is formed on the first wiring 11 in a cell array, and a second wiring 13 is formed on the memory cell layer.
    セルアレイ内の第１配線の上にメモリセル層１２を形成し、メモリセル層の上に第２配線１３を形成する。 - 特許庁
  • To provide a memory device, a memory cell, a memory cell array and electronic equipment which have high reliability, by correctly controlling a resistance value of a memory layer.
    メモリ層の抵抗値を正確に制御することにより、信頼性の高いメモリ素子、メモリセル、メモリセルアレイ、及び電子機器を提供する。 - 特許庁
  • A peripheral circuit for driving a memory cell transistor in a memory cell array includes at least a first transistor.
    メモリセルアレイ中のメモリセルトランジスタを駆動するための周辺回路は、少なくとも第１のトランジスタを含む。 - 特許庁
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