「memory cell array」を含む例文一覧(1856)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 37 38 次へ＞- To make a chip size small by reducing the layout area of a memory cell array of a semiconductor memory.
半導体メモリのメモリセルアレイのレイアウト面積を小さくし、チップサイズを小さくする。 - 特許庁 - To achieve a semiconductor memory in which bank constitution of a memory cell array can be set optionally.
メモリセルアレイのバンク構成を任意に設定することができる半導体メモリを実現する。 - 特許庁 - The semiconductor memory device is equipped with; a memory cell array 1; a data buffer 2; and a column switch 5.
半導体記憶装置は、メモリセルアレイ１、データバッファ２及びカラムスイッチ５を備えている。 - 特許庁 - SEMICONDUCTOR MEMORY CELL AND MEMORY ARRAY USING BREAKDOWN PHENOMENA IN ULTRA-THIN DIELECTRIC
超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ - 特許庁 - A memory cell array 21 has a plurality of 10×8 memory cells.
メモリセルアレイ２１は、複数である１０行のメモリセルと、複数である８列のメモリセルとを有する。 - 特許庁 - The memory cell array 1 of each memory core is divided into plural blocks Bi for each erasion unit.
各メモリコアのメモリセルアレイ１は、消去単位毎に複数のブロックＢｉに分割される。 - 特許庁 - MEMORY CIRCUIT WITH REDUNDANT MEMORY CELL ARRAY SIMPLE IN SHIPPING TEST AND REDUCED IN ELECTRIC POWER CONSUMPTION
出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 - 特許庁 - An memory array 10 is divided into a plurality of memory cell blocks 50 with m rows and n columns.
メモリアレイ１０は、ｍ行×ｎ列の複数のメモリセルブロック５０に分割される。 - 特許庁 - To provide a memory system in which access can be performed even when a memory cell array is put in a busy state.
メモリセルアレイがビジー状態のときでもアクセスが可能なメモリシステムを提供する。 - 特許庁 - The writing circuit (24) for a large-scale array (10) of a memory cell (12) of the magnetic random access memory(MRAM) device (8).
磁気ランダムアクセスメモリ(MRAM)デバイス(8)のメモリセル(12)の大規模なアレイ(10)のための書き込み回路(24)。 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE HAVING DIVIDED CELL ARRAY, AND ACCESSING METHOD FOR MEMORY CELLS OF THIS DEVICE
分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 - 特許庁 - The semiconductor non-volatile memory cell array has a plurality of semiconductor non-volatile memory cells.
半導体不揮発性メモリセルアレイは、複数個の半導体不揮発性メモリセルを有している。 - 特許庁 - A redundancy memory cell array 31 has a plurality of blocks, each block has a plurality of memory cells.
リダンダンシーメモリセルアレイ３１は、複数ブロックを有し、各ブロックは複数のメモリセルを有する。 - 特許庁 - A redundancy discriminating section 1200.0 stores previously a defective memory cell address in a regular memory cell array, and selects a redundancy memory cell instead of the regular memory cell in a normal operation mode.
冗長判定部１２００．０は、正規メモリセルアレイ中の不良メモリセルアドレスを予め記憶し、通常動作モードにおいて、正規メモリセルの代わりに冗長メモリセルを選択する。 - 特許庁 - When writing data to the first memory cell of the memory cell array, the control circuits 8 and 9 vary a writing level on the basis of write data which is to be written to a second memory cell adjacent to the first memory cell.
制御回路８，９は、メモリセルアレイの第１メモリセルに書き込むとき、第１メモリセルに隣接する第２メモリセルに書き込む書き込みデータに基づき、書き込みレベルを変える。 - 特許庁 - The memory cell array in the semiconductor storage system is configured so that 3-bit information can be stored in one memory cell MC.
メモリセルアレイは、１つのメモリセルＭＣ中に３ビットの情報を記憶することが可能に構成されている。 - 特許庁 - The input/output circuit band 13 inputs and outputs selectively data in/from the memory cell array 11 and the memory cell 12.
入出力回路帯１３は、メモリセルアレイ１１とメモリセルアレイ１２とに選択的にデータを入出力する。 - 特許庁 - NONVOLATILE MEMORY CELL WITH TRENCH HAVING FIRST PART DEEPER THAN SECOND PART, ARRAY OF MEMORY CELL AND MANUFACTURING METHOD THEREOF
第２の部分より深い第１の部分を有するトレンチの不揮発性メモリセル、そのメモリセルのアレイ及び製造方法 - 特許庁 - An ID chip is configured in such a manner that random data generated in a memory cell array due to variation of threshold voltage of each memory cell constituting the memory cell array is used as inherent identification information.
本ＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。 - 特許庁 - An operation control circuit 2 controlling write-in to a memory cell of a memory cell array 1 is provided between the memory cell array 1, a data input buffer 3, and a data output buffer 4.
メモリセルアレイ１とデータ入力バッファ３及びデータ出力バッファ４の間には、メモリセルアレイ１のメモリセルへの書き込みを制御する演算制御回路２が設けられている。 - 特許庁 - A semiconductor memory device includes a memory cell array 1 including a memory cell transistor MC, an output latch circuit 3, a dummy memory cell (DC) 6, a CMOS inverter 4, and a read control circuit 5.
メモリセルトランジスタＭＣを有するメモリセルアレイ１と、出力ラッチ回路３と、ダミーメモリセル（ＤＣ）６と、ＣＭＯＳインバータ４および読み出し制御回路５とを有する。 - 特許庁 - A memory cell array of a NAND type flash memory is divided into a first cell array and a second cell array, at reading, first voltage is applied to a non-selection word line of the first cell array, second voltage being lower than the first voltage is applied to a non-selection word line of the second cell array.
NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。 - 特許庁 - Thus, since the distance between the memory cell MC1A and the memory cell MC8A can be reduced, the occupation area of the whole of a memory cell array can be reduced.
これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。 - 特許庁 - To provide a method for sensing a close to ground signal received from an array cell within a memory array.
メモリアレイ内のアレイセルから受信された、接地に近い信号を感知する方法を提供する。 - 特許庁 - The device is provided with a memory cell array, a Y-gating circuit and a page buffer 122.
メモリセルアレイ、Ｙ−ゲーティング回路、およびページバッファ１２２を備える。 - 特許庁 - INTEGRATED CIRCUIT WITH MEMORY CELL ARRAY AND METHOD FOR FORMING SAME
メモリセルアレイを備えた集積回路および集積回路の形成方法 - 特許庁 - On the other hand, a syndrome signal is generated from the data read out from the memory cell array 1 and the test data read out from the test data memory cell array 2.
一方、メモリセルアレイ１から読み出したデータと検査データメモリセルアレイ２から読み出した検査データとからシンドローム信号を生成する。 - 特許庁 - METHOD FOR ERASING NON-VOLATILE MEMORY CELL OF FIELD- PROGRAMMABLE GATE ARRAY
フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 - 特許庁 - Thereby, access to the memory cell array is made in correct timing.
これにより正しいタイミングでメモリセルアレイに対するアクセスが行われる。 - 特許庁 - RESISTIVE CROSS POINT MEMORY CELL ARRAY WITH CROSS COUPLE LATCHING SENSE AMPLIFIER
クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリセルアレイ - 特許庁 - Steering and bit lines are segmented along columns of a memory cell array.
ステアリングラインとビットラインとはメモリセルアレイの列に沿ってセグメント化される。 - 特許庁 - MEMORY CELL ARRAY HAVING FERROELECTRIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME
強誘電体キャパシタを有するメモリセルアレイおよびその製造方法 - 特許庁 - The nonvolatile semiconductor memory includes: a memory cell array 10 having a plurality of memory cells including electrically programmable anti-fuse elements; and a control circuit 20 for controlling the memory cell array.
不揮発性半導体記憶装置は、電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを有するメモリセルアレイ１０と、メモリセルアレイを制御する制御回路２０とを備える。 - 特許庁 - To provide a memory array write-in port which can write data in an array of a memory cell two times in each clock cycle.
各クロックサイクルにおいて、メモリセルのアレイにデータを２回書き込むことができるメモリアレイ書き込みポートを提供する。 - 特許庁 - The semiconductor memory device for accessing the designated memory cell MC of a memory cell array 1 is provided with: a dummy row array 4, a dummy word line 5; and a timing controller 16.
メモリセルアレイ１中の指定のメモリセルＭＣにアクセス可能な半導体装置において、ダミーロウアレイ４、ダミーワード線５、およびタイミングコントローラ１６などを備えている。 - 特許庁 - The cache holding mechanism of a memory is mechanism having a temporary storage section 21 which can hold one part of stored information of a memory cell array as a sub-set with a memory cell array 20.
メモリのキャッシュ保持機構は、メモリセルアレイ（２０）と共に、メモリセルアレイの記憶情報の一部をサブセットとして保有可能な一時記憶部（２１）を有する構成である。 - 特許庁 - By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.
ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁 - A memory call control part 5 includes a memory cell array, where the magnified/reduced image data is stored, and controls that the magnified/reduced image data is stored into the memory cell array.
メモリセル制御部５は、拡大／縮小後の画像データが格納されるメモリセルアレイを含み、当該メモリセルアレイへの拡大／縮小後の画像データの格納を制御する。 - 特許庁 - To provide a semiconductor memory in which data can be read continuously from a memory cell array or data can be written in the memory cell array even when addresses are discontinuous.
アドレスが不連続の場合であっても、連続的に、メモリセルアレイからのデータの読み出し、あるいは、メモリセルアレイへのデータの書き込みが可能な半導体メモリを提供する。 - 特許庁 - To provide a semiconductor memory device provided with a plurality of ports, which reduces a clock cycle required for data transfer between a common memory cell array and an exclusive memory cell array.
共有メモリセルアレイと専用メモリセルアレイとの間のデータ転送に要するクロックサイクルを削減することのできる複数のポートを備える半導体記憶装置を提供する。 - 特許庁 - Even when an interface of a controller accesses the semiconductor memory is different from an interface for accessing the memory cell array, the controller can access the memory cell array.
フィールドプログラマブル部により、半導体メモリをアクセスするコントローラのインタフェースが、メモリセルアレイをアクセスするためのインタフェースと異なる場合にも、コントローラはメモリセルアレイをアクセスできる。 - 特許庁 - This memory device 600 is provided with a memory cell array 602 and local sense amplifiers 611-618 for receiving pre-fetched data bits from the memory cell array 602.
本発明のメモリ装置６００はメモリセルアレイ６０２を備え、メモリセルアレイ６０２からプリフェッチされたデータビットを受信するためのローカルセンスアンプ６１１〜６１８を備える。 - 特許庁 - To enable parallel write for a plurality of memory cells one memory cell row of a VG type memory cell array and to shorten a whole programming time.
ＶＧ型メモリセルアレイの１つのメモリセル行内の複数のメモリセルへの並列書き込みを可能とし、かつ総プログラム時間を短縮する。 - 特許庁 - A memory array 101 of the memory circuit 100 includes at least one memory cell 101a for storing data.
メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。 - 特許庁 - To provide a method for inspecting a memory device for selecting a memory cell close to the peripheral part and the memory twist part of a memory array.
メモリアレイの周辺部及びメモリツイスト部に近接したメモリセルを選択するメモリデバイスの検査方法を提供すること。 - 特許庁 - FERROMAGNETIC TUNNEL JUNCTION RANDOM ACCESS MEMORY, SPIN VALVE RANDOM-ACCESS MEMORY, SINGLE FERROMAGNETIC FILM RANDOM-ACCESS MEMORY AND MEMORY CELL ARRAY USING THEM
強磁性トンネル接合ランダムアクセスメモリ、スピンバルブランダムアクセスメモリ、単一強磁性膜ランダムアクセスメモリ、およびこれらをつかったメモリセルアレイ - 特許庁 - A holding circuit holds a control signal switching full self-refresh (FSR) performing the whole cell fresh of a memory cell array or partial array self refresh (PASR) performing the partial refresh of the memory cell array.
保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。 - 特許庁 - SELF-ALINE TYPE METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL HAVING EDGE DIRECTED IN HORIZONTAL DIRECTION, AND MEMORY ARRAY FORMED BY IT
水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー - 特許庁 - The memory cell array is provided with 9 memory banks 1 to 9 arranged like a 3×3 matrix.
メモリセルアレイは、３×３のマトリクス状に配置された９個のメモリバンク１〜９を備えている。 - 特許庁 - To reduce a circuit scale of a semiconductor device having a memory cell array divided into a plurality of memory mats.
メモリアルアレイが複数のメモリマットに分割された半導体装置の回路規模を縮小する。 - 特許庁
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