ファゲの英語

可変遅延回路は、入力信号を遅延させるトランスファゲートＴＧ１およびトランスファゲートＴＧ３と、トランスファゲートＴＧ１およびトランスファゲートＴＧ３と入力信号との間に設けられるトランスファゲートＴＧ２およびトランスファゲートＴＧ４と、を備えている。例文帳に追加

The variable delay circuit comprises a transfer gate TG1 and a transfer gate TG3 for delaying input signals, and a transfer gate TG2 and a transfer gate TG4 provided between the transfer gate TG1 and the transfer gate TG3 and the input signals. - 特許庁

入力バッファゲートを差動増幅回路以外で構成する。例文帳に追加

To constitute an input buffer gate without using a differential amplifier circuit. - 特許庁

トランスファゲート４は、ＰＭＯＳトランジスタＱp4，Ｑp5により構成される。例文帳に追加

The transfer gate 4 is constituted of PMOS transistors Qp4 and Qp5. - 特許庁

シリコン基板３２上に複数のトランスファゲート３４を形成する。例文帳に追加

A plurality of transfer gates 34 are formed on a silicon substrate 32. - 特許庁

データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート１２上方に層間絶縁膜１２を介してキャパシタ構造１６を形成する前の工程において、トランスファゲート１２配列の端部に隣接してトランスファゲート１２より幅広のダミーゲート部材１３をトランスファゲート１２と共に形成する。例文帳に追加

In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric. - 特許庁

入力ピンＰＩＮ１と入力バッファ１１との間にトランスファゲート１３を配設し、入力ピンＰＩＮ２と入力バッファ１２との間にトランスファゲート１４を配設し、入力ピンＰＩＮ１と入力バッファ１２との間にトランスファゲート１５を配設している。例文帳に追加

This semiconductor integrated circuit has a transfer gate 13 placed between an input pin a PIN1 and an input buffer 11, a transfer gate 14 placed between an input pin PIN2 and an input buffer 12, and a transfer gate 15 placed between the input PIN1 and the input buffer 12. - 特許庁

トランスファゲート及びリセットゲートの間の活性領域内に浮遊拡散層を形成する。例文帳に追加

The floating diffusion layer is formed in the active region between the transfer gate and the reset gate. - 特許庁