p-gate thyristorとは 意味・読み方・使い方

This gate turnoff thyristor includes: an n-type first emitter layer; a p-type first base layer; an n-type second base layer; and a p-type second emitter layer in this order.例文帳に追加

ｎ型の第１のエミッタ層、ｐ型の第１のベース層、ｎ型の第２のベース層、ｐ型の第２のエミッタ層をこの順に備える。 - 特許庁

At turn-on of the thyristor, a channel region is formed at a p- type second base layer 26 near the gate electrodes 40, 42, and 44.例文帳に追加

サイリスタのターンオン動作時、ゲート電極４０、４２、４４近傍のｐ^-型第２ベース層２６にはチャネル領域が形成される。 - 特許庁

A gate turn-off thyristor has bonding wires 23 extended in a first direction (length direction) P of mesa type p-type anode emitter layers 4.例文帳に追加

このゲートターンオフサイリスタで、ボンディングワイヤ２３はメサ型のｐ型のアノードエミッタ層４の第１の方向(長手方向)Ｐに延在している。 - 特許庁

The gate layers (P-type layers) 30 of the thyristors are connected to power-supply voltage VGA through load resistors RL, and sections among the gate layers of each thyristor are connected by diodes D.例文帳に追加

サイリスタのゲート層（ｐ型層）３０は、負荷抵抗Ｒ_L を介して電源電圧Ｖ_GAに接続され、各サイリスタのゲート層間はダイオードＤで接続されている。 - 特許庁

In a discharge circuit 21 of the semiconductor relay device, a diode 9 is provided between an N gate and an anode of four-terminal thyristor 11, and a low resistance 22 is provided between a P gate and a cathode thereof.例文帳に追加

放電回路２１は、４端子サイリスタ１１のＮゲートとアノード間をダイオード９で構成しているのに対して、Ｐゲートとカソード間を低抵抗素子２２で構成している。 - 特許庁

When a sufficient voltage is applied to the gate electrode 44, a current is made to flow from a cathode to an anode passing through the IGBT and a shallowly doped channel P 80 located under the trench gate to turn on the thyristor, and when a gate voltage drops, a channel resistance increases, the thyristor is turned off, and only an IGBT current flows.例文帳に追加

ゲート電極４４に十分な電圧がかけられた時、電流は、カソードからＩＧＢＴ部、トレンチゲート下部に浅くドープされたＰ８０チャネルを通してサイリスタをオンとしてアノードに流れ、ゲート電圧が低下すると、チャネル抵抗が増え、サイリスタはオフとなりＩＧＢＴ電流のみとなる。 - 特許庁

A drain/source of an insulated gate field-effect transistor T is connected across p-type gate region 2 and n-type cathode region 3 of a first thyristor 25, and a drain/source of an insulated gate field-effect transistor T'is connected across p-type gate region 2' and n-type cathod region 3'.例文帳に追加

第１のサイリスタ２５のｐ形ゲート領域２とｎ形カソード領域３との間には絶縁ゲート電界効果トランジスタＴのドレイン・ソース間が接続され、第２のサイリスタ２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間には絶縁ゲート電界効果トランジスタＴ’のドレイン・ソース間が接続されている。 - 特許庁