スタンダードセルライブラリの英語

スタンダードセルの遅延時間算出方法、スタンダードセルライブラリ及び半導体集積回路の設計装置例文帳に追加

DELAY TIME CALCULATING METHOD FOR STANDARD CELL AND STANDARD CELL LIBRARY AND SETTING DEVICE FOR SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置例文帳に追加

STANDARD CELL FOR MULTIPLE POWER SOURCES, STANDARD CELL LIBRARY FOR AUTOMATIC ARRANGEMENT AND WIRING, POWER SUPPLY WIRING METHOD, AND SEMICONDUCTOR INTEGRATED DEVICE - 特許庁

スタンダードセルライブラリを用いてレイアウトし、セルに対する電源供給のための配線要素が、セル外枠１８よりも内部にのみ存在する。例文帳に追加

A layout is made by using a standard cell library and wiring elements for power supply to a cell is present only in the inside of a cell outer frame 18. - 特許庁

既存のプロセス工程を変更することなくリーク電流を押さえることができるスタンダードセルレイアウト、スタンダードセルライブラリ並びにそのスタンダードセルレイアウトを用いた半導体集積回路及びその設計方法を提供する。例文帳に追加

To provide a standard cell layout capable of suppressing the leak current without changing the existing processes, a standard cell library thereof, a semiconductor integrated circuit using the standard cell layout and its design method. - 特許庁

新たなスタンダードセルの登録を要することなく、精密な遅延時間調整が可能な半導体集積回路および半導体集積回路の設計方法、ならびに、半導体集積回路の設計に利用するスタンダードセルライブラリを提供する。例文帳に追加

To provide a semiconductor integrated circuit that can accurately adjust a delay time without registration of a new standard cell and a method of designing the semiconductor integrated circuit and also provide a standard cell library used for design of the semiconductor integrated circuit. - 特許庁

レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができるタップレス型のスタンダードセル、スタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供する。例文帳に追加

To provide a tap-less type standard cell arrangeable at an optional position without increasing a layout area and design cost; a standard cell library; a standard cell style semiconductor integrated circuit; and its design method. - 特許庁

スタンダードセルライブラリ内に予め用意されたスタンダードセルＣＩ１に、スタンダードセルの機能を果たす素子（例えばインバータＩ１）以外にも、電源電位配線Ｌ１と接地電位配線Ｌ２に接続されたデカップリングキャパシタＣ２を含ませる。例文帳に追加

Within a standard cell CI1 prepared beforehand in a standard cell library, a decoupling capacitor C2 connected to a power supply line L1 and a grounding potential line L2 is also included other than the elements (e.g. an inverter I1) for achieving the function of the standard cell. - 特許庁

スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、前記ＭＯＳトランジスタのゲート電極を構成するゲートポリ１１と、隣接するコンタクト１２との間に延長ポリを配置するための領域を備える。例文帳に追加

This standard cell layout, which is used to design a semiconductor integrated circuit and is provided with one or more MOS transistors as logical cells, is included in a standard cell library and is provided with a domain for arranging an extended poly between a gate poly 11 constituting a gate electrode of the above-mentioned MOS transistor(s)and an adjacent contact 12. - 特許庁