デプリーション型の英語

レギュレータモジュール８０１はデプリーション型トランジスタによる差動増幅回路を内包する。例文帳に追加

The regulator module 801 includes a differential amplification circuit by a depletion-type transistor. - 特許庁

第１のＭＯＳ容量２はデプリーション型のＭＯＳ容量であり、第２のＭＯＳ容量１０５はエンハンスメント型であって、第１のＭＯＳ容量２と同一導電型のＭＯＳ容量である。例文帳に追加

The first MOS capacitor 2 is a depletion type MOS capacitor and the second MOS capacitor 105 is an enhancement type MOS capacitor having the same conductivity type as that of the first MOS capacitor 2. - 特許庁

エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。例文帳に追加

Enhancement type PchMOS transistors M3,M4,M5,M7 are connected to a power source terminal VDD in which a power source voltage is input, via a depletion type NchMOS transistor M10. - 特許庁

ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。例文帳に追加

An inverter and a NAND/NOR logic gate circuit comprise an n-channel enhancement type SiC MISFET (22) and n-channel depletion type SiC MISFETs (22, 22b). - 特許庁

ゲートに入力信号が印加されるＦＥＴ１と、ゲートに所定のゲートバイアス電圧が印加されるデプリーション型のＦＥＴ２と、電流源ＦＥＴ５と、負荷とを直列に接続した。例文帳に追加

An FET 1 of which the gate an input signal is applied to, a depletion-type FET 2 of which the gate a prescribed gate bias voltage is applied to, a current source FET 5, and a load are connected in series. - 特許庁

ＦＥＴ１のゲート幅をＷｇ１、デプリーション型のＦＥＴ２のゲート幅をＷｇ２と表記すると、Ｗｇ２＜Ｗｇ１の関係がある。例文帳に追加

The FET 1 and the depletion-type FET 2 have a relation Wg2<Wg1 where Wg1 is the gate width of the FET 1 and Wg2 is that of the depletion-type FET 2. - 特許庁

低電力繰り返し波出力回路２１は、ドレインが電源端子２５に接続されたデプリーション型ＭＯＳトランジスタ２７と、トランジスタのゲートとソース間に接続された第一の容量素子２９と、ソースと接地間に接続された第二の容量素子３１と、ゲートに接続されたＬＣ型の発振素子３３とを備える。例文帳に追加

A low-power repeating wave output circuit 21 is provided with a depletion type MOS transistor 27 whose drain is connected to a power supply terminal 25, a first capacitive element 29 connected between a gate and a source of the transistor, a second capacitive element 31 connected between the source and a ground, and an LC oscillator 33 connected to the gate. - 特許庁