接合容量の英語

静電容量型トランスデューサの製造における接合界面での接合不良を低減することができる静電容量型トランスデューサの製造方法、及び静電容量型トランスデューサを提供する。例文帳に追加

To provide a method for manufacturing a capacitive transducer by which joining defect on a joined boundary arising in manufacturing the capacitive transducer is reduced, and to provide the capacitive transducer. - 特許庁

こうすると、インダクターに寄生する容量はＭＯＳ容量とＰＮ接合容量とを半導体基板に対して直列接続した構成になり、その寄生容量が低減できる。例文帳に追加

A capacitance is parasitic with respect to the inductor results in a series connection of a MOS junction capacitance and a p-n junction capacitance to the semiconductor substrate, thus reducing the parasitic capacitance. - 特許庁

そして、容量発生領域の上部電極層４は、容量発生領域の外側に延出して支持基板１に接合している。例文帳に追加

The upper electrode layer 4 in the capacitance generating region is protruded to the outside of the capacitance generating region and is bonded to the retaining substrate 1. - 特許庁

直列接続であるので、その合成容量はＦＥＴ３００の接合容量ＣＯより小となる。例文帳に追加

The capacitance resulting from the series connection of the junction capacitance of the FET 300 and the capacitance of the capacitor 400 is smaller than the junction capacitance of the FET 300 itself. - 特許庁

階段接合型可変容量ダイオードの容量が適正範囲外の不良品となる可能性を減少させる。例文帳に追加

To reduce possibility that the capacitance of a stepped junction variable-capacitance diode is outside the proper range and the diode becomes a defective. - 特許庁

ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する。例文帳に追加

To reduce the junction capacitance parasitic on a source region and a drain region, and reduce the capacitance parasitic on a wiring. - 特許庁

ヘテロ接合型バイポ—ラトランジスタのコレクタ空乏層容量の飽和のシミュレーション法例文帳に追加

SATURATION SIMULATION METHOD FOR COLLECTOR DEPLETION LAYER CAPACITY OF HETEROJUNCTION TYPE BIPOLAR TRANSISTOR - 特許庁

静電容量による結合が小さく弾力のあるワイヤが接合された半導体デバイスを提供する。例文帳に追加

To provide a semiconductor device that is connected by elastic bonding wires with small coupling capacitance. - 特許庁