junction capacitanceとは 意味・読み方・使い方

The pair differential transistors is biased such that a collector-base junction capacitance of each of the differential transistors becomes a junction capacitance in a quasi-saturation region.例文帳に追加

一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。 - 特許庁

To provide a transistor structure capable of withstanding short-circuit effects, having small parasitic capacitance in the vicinity of the source-drain, and having a small leak current and a small junction capacitance at the source-drain junction.例文帳に追加

短チャネル効果に強く、ソースドレイン近傍の寄生抵抗が低く、ソースドレイン接合のリーク電流及び接合容量が小さいトランジスタ構造の提供。 - 特許庁

To reduce the voltage dependency of a capacitance element and increase the p-n junction breakdown voltage thereof.例文帳に追加

容量素子の電圧依存性を小さくすると共に、ＰＮ接合耐圧を向上する。 - 特許庁

The voltage-controlled variable capacitance 15 has a P-N junction, and this P-N junction is constituted into superstaged junction, where the concentration of impurities in an N-type region is reduced as one goes away from P-N junction surface.例文帳に追加

電圧制御可変容量１５はＰＮ接合を持ち、このＰＮ接合はＰＮ接合面から離れるに従ってＮ型領域の不純物濃度が低くなる超階段接合に構成される。 - 特許庁

Due to such a structure, a base-collector junction capacitance C_BC and a base-emitter junction capacitance C_BE are significantly reduced, and the high frequency characteristics of the bipolar transistor can be improved.例文帳に追加

このような構成とすることにより、ベース・コレクタ接合容量C_BCおよびベース・エミッタ接合容量C_BEが大幅に低減され、バイポーラトランジスタの高周波特性を向上させることが可能となる。 - 特許庁

An electronic circuit apparatus is obtained by connecting an element having a capacitance equal to or a little smaller than the gate capacitance of a junction FET, with a gate of a normally-off type silicon carbide junction FET 1.例文帳に追加

本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 - 特許庁

To provide a semiconductor device whose substrate bias effects are large without increasing the junction capacitance.例文帳に追加

接合容量を増大させることなく基板バイアス効果の大きな半導体装置を提供する。 - 特許庁

To increase speed of signal processing and improve S/N ratio by reducing P-N junction capacitance.例文帳に追加

Ｐ−Ｎ接合容量の低減で信号処理速度の高速化とＳ／Ｎ比改善を図る。 - 特許庁