MIS素子の英語

MIS type semiconductor device, comprising first MIS element (QW11) formed on the semiconductor substrate, utilizing either the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11).発音を聞く 例文帳に追加

半導体基板(１)の一主面に形成された第１のMIS素子（Qｗ11）と、この第１のMIS素子（Qｗ11）のドレイン(３)及びソース(４)領域のいずれか一方の領域をゲートとして用い、かつ前記第１のMIS素子（Qｗ11）の上部に積み重ね形成された第２のMIS素子（QＲ11）とを有したことを特徴とするMIS型半導体装置。 - 特許庁

This memory cell is composed of two MIS elements forming specific circuit in the memory cell circuit and a capacitor in which the first MIS element (QW11) and the second MIS element (QR11) formed above the former, further the either the source or drain of the first MIS element (QW11) is made function as the gate to the second MIS element (QR11) carrying a capacitor (CS11) thereby achieving a semiconductor random access memory device which is simplified.発音を聞く 例文帳に追加

特定のメモリセル回路を構成する２個のMIS素子と１個の情報蓄積用キャパシタとよりなるメモリセルを、第１のMIS素子（Qｗ11）と、この上に積み重ね形成され、かつ、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとした第２のMIS素子（QＲ11）と、第２のMIS素子（QＲ11）のゲート部分に寄生する容量（Cｓ11）とで構成しているので、複雑な素子構造をなくした半導体ランダムアクセスメモリ装置を達成できる。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array.発音を聞く 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁