Master Sliceとは 意味・読み方・使い方

A bypass selection signal designating one of a route through a register slice inserted between a master device and a slave device and a route not through the register slice is inputted.例文帳に追加

マスタデバイスとスレーブデバイスとの間に挿入されたレジスタスライスを経由する経路か、そのレジスタスライスを経由しない経路の何れかを指定するバイパス選択信号を入力する。 - 特許庁

A receiver receives the encrypted slice and decrypts a header of the slice by using a master key, to obtain an indication of a relative importance of secure transmission of the macroblocks.例文帳に追加

受信器は、暗号化されたスライスを受信し、マスタ鍵を使用してスライスのヘッダを復号化して、マクロブロックのセキュア送信の相対的な重要度の指示を取得する。 - 特許庁

To enable various semiconductor integrated circuit devices to be designed and manufactured efficiently at a low cost, using a master slice system.例文帳に追加

マスタースライス方式を用いて種々の半導体集積回路装置を効率的に低コストで設計・製造する。 - 特許庁

To provide a semiconductor device in which a region of a wiring track for master slice wiring can be used more effectively.例文帳に追加

マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。 - 特許庁

The external interface terminal is connected to a joint (28) but is not connected to a joint (41) since an interconnection path (57) is not formed by the aluminum master slice.例文帳に追加

外部インタフェース端子は、結合点（２８）に接続され、アルミマスタスライスにより配線経路（５７）が形成されず、結合点（４１）には非接続とされる。 - 特許庁

An FM/FE block 23 and an FM/IF block 24 are arranged diagonally on a rectangular region 22 of a semiconductor chip 20, and a master slice region 25 is arranged between the blocks 23 and 24.例文帳に追加

半導体チップ２０の矩形領域２２には、対角線状にＦＭ／ＦＥブロック２３とＦＭ／ＩＦブロックを配置し、この間には、マスタースライス領域２５を配置する。 - 特許庁

This delay calculation device is a device for performing the delay calculation of the structured ASIC (1) wherein the clock circuit (5) is integrated in a master slice (2, 3).例文帳に追加

本発明による遅延計算装置は、クロック回路（５）がマスタスライス（２、３）に集積化されているストラクチャードＡＳＩＣ（１）の遅延計算を行うためのものである。 - 特許庁

The basic cell AA1 of the semiconductor integrated circuit includes a diffusing region 1, a gate poly 2, a contact 3, and a layer of the first layer wiring 4; and is used for IC/LSI of the master slice system.例文帳に追加

半導体集積回路の基本セルＡＡ１は、拡散領域１、ゲートポリ２、コンタクト３、及び１層目配線４のレイヤを含み、マスタースライス方式のＩＣ／ＬＳＩに用いられる。 - 特許庁