jitter reductionとは 意味・読み方・使い方

JITTER REDUCTION DEVICE AND TEST APPARATUS例文帳に追加

ジッタ低減装置および試験装置 - 特許庁

To attain a reduction of jitter in a PLL circuit.例文帳に追加

ＰＬＬ回路におけるジッタの低減を図る。 - 特許庁

JITTER REDUCTION CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

ジッタ低減回路および半導体集積回路 - 特許庁

The jitter reduction circuit for reducing jitter of a clock generator includes a power distributor 10, a delay unit 20 and a power synthesizer 30.例文帳に追加

クロック発生器のジッタを軽減するジッタ軽減回路は、電力分配器１０と遅延部２０と電力合成器３０とからなる。 - 特許庁

To provide a latency counter in which reduction in a latch margin of the internal command due to jitter is suppressed.例文帳に追加

ジッタによる内部コマンドのラッチマージンの減少が抑制されたレイテンシカウンタを提供する。 - 特許庁

To provide a clock data recovery circuit which prevents reduction in jitter tolerance due to frequency offset.例文帳に追加

周波数オフセットによるジッタ耐性の低下を防止するクロックデータリカバリー回路を提供する。 - 特許庁

To provide a jitter reduction circuit for reducing jitter by suppressing a component of 1/2 carrier frequency and a frequency component that is an odd-number multiple thereof, in particular, in a phase noise component that generates jitter.例文帳に追加

ジッタを発生させる位相雑音成分のうち特にキャリア周波数の１／２の成分及びその奇数倍の周波数成分を抑制することでジッタを軽減するジッタ軽減回路を提供する。 - 特許庁

To satisfy both secure synchronization between input data and a regeneration clock and appropriate jitter reduction of the regeneration clock.例文帳に追加

入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。 - 特許庁