parallel multipliersとは 意味・読み方・使い方

A pair of parallel 16×16 multipliers each of which has two 32-bit inputs and one 32-bit output are included in the microprocessor.例文帳に追加

各々２つの３２ビット入力および１つの３２ビット出力を有する１対の並列１６ｘ１６乗算器を含む。 - 特許庁

For example, a 4-parallel 8-parity encoder comprises 8 transistors, 32 (=8×4) fixed coefficient multipliers, and 12 (=8+4) adders.例文帳に追加

例えば、４パラレル８パリティエンコーダは、８個のレジスタ、３２（＝８×４）個の固定係数乗算器、１２（＝８＋４）個の加算器で構成される。 - 特許庁

Moreover, in a redundant remainder multiplication loop, parallel arithmetic operations can be performed by a circuit in which RAM 1-7, registers 8-20, multipliers 21-23, and adders 24-26 are combined.例文帳に追加

さらに、冗長剰余乗算ループはＲＡＭ１〜７、レジスタ８〜２０、乗算器２１〜２３、加算器２４〜２６を組み合わせた回路により並列演算が可能になる。 - 特許庁

The inputted data rearranging part 101 has a data distributing part, a plurality of memory banks and a data transmitting part and the parallel operation part 102 has a plurality of registers, a plurality of buses, a plurality of multipliers, a plurality of selectors, a plurality of adder-subtracters and a plurality of accumulators.例文帳に追加

入力データ並び替え部１０１は、データ分配部、複数のメモリバンク、およびデータ送出部を有し、並列型演算部１０２は、複数のレジスタ、複数のバス、複数の乗算器、複数のセレクタ、複数の加減算器、および複数のアキュムレータを有する。 - 特許庁

In a MixColumn transformation circuit, the transformation results of MixColumn transformation or InvMixColumn transformation is obtained by disposing two operational circuits, each comprising four multipliers and an XOR circuit, in parallel and processing 32-bit data in two cycles, or by processing 32-bit data with a single operational circuit in four cycles.例文帳に追加

ＭｉｘＣｏｌｕｍｎ変換回路において、４つの乗算器とＸＯＲ回路から構成される演算回路を２個並列に設けて、３２ビットデータを２サイクルで処理するか、あるいは、単一の演算回路で３２ビットデータを４サイクルで処理することで、ＭｉｘＣｏｌｕｍｎ変換またはＩｎｖＭｉｘＣｏｌｕｍｎ変換の変換結果を得る。 - 特許庁

Second constant multipliers 200-213 for Galois field sources and selection circuits 222-235 that select the 1st constant multiplier or the 2nd constant multiplier are added to the syndrome calculation circuits 102-115 that are a part of the 16 syndrome calculation circuits to configure the syndrome calculation circuits 100-115 that have capability of 8-applying parallel processing to single-error correction Reed-Solomon codes.例文帳に追加

これらの一部のシンドローム計算回路１０２〜１１５に、ガロア体の元の第２定数乗算器２００〜２１３と、第１定数乗算器と第２定数乗算器を選択する選択回路２２２〜２３５とを付加して、１重誤り訂正リードソロモン符号を８並列処理することのできるシンドローム計算回路１００〜１１５が構成される。 - 特許庁