parallel-connected typeとは 意味・読み方・使い方

Each of capacitor C1 to a capacitor C4 is connected respectively in parallel with a main switching element Q1 to a main switching elements Q4 in a bridge-type inverter.例文帳に追加

ブリッジ型インバータの主スイッチング素子Ｑ1 〜Ｑ4 に並列にコンデンサＣ1 〜Ｃ4 をそれぞれ接続する。 - 特許庁

A self-hold type relay circuit RL is installed whose current passage is connected parallel with the sensor SS.例文帳に追加

また、電流経路がセーフィングセンサＳＳにと並列接続された自己保持型のリレー回路ＲＬを備える。 - 特許庁

A plurality of sets in which a plurality of P type transistors are provided in series are connected together in parallel in the P type semiconductor area, and a plurality of sets in which a plurality of N type transistors are provided in series are connected together in parallel in the N type semiconductor area.例文帳に追加

Ｐ型の半導体領域には、複数のＰ型のトランジスタが直列に設けられた組が複数並列に接続されており、Ｎ型の半導体領域には、複数のＮ型のトランジスタが直列に設けられた組が複数並列に接続される。 - 特許庁

Two or more AA-type dry batteries or AAA-type dry batteries 7 are stored in a main body 8 so as to be exchangeable, and are connected in parallel.例文帳に追加

単３型乾電池または単４型乾電池７を２本以上交換可能に本体８に収容して並列接続させる。 - 特許庁

A semiconductor set connected in series like an N-type FET 10a and a P-type FET 10b is connected in parallel with a 42-V high-voltage power source E, and the terminals of motors M1, M2 connected in series are sequentially connected to connecting points of the N-type FET and the P-type FET.例文帳に追加

ｎ型ＦＥＴ１０ａとｐ型ＦＥＴ１０ｂのように直列に接続した半導体素子組を並列に４２Ｖの高電圧電源Ｅに接続し、直列接続した１４Ｖ用のモータＭ１、Ｍ２の各端子を順次にｎ型ＦＥＴとｐ型ＦＥＴの接続点に接続してある。 - 特許庁

In the parallel resonance circuit 2, a surface-mounted type antenna 4 is connected in parallel with a parallel radiation electrode pattern 3, formed in a pattern in the region 201a.例文帳に追加

並列共振回路２は、非グランド領域２０１ａ内にパターン形成された並列放射電極パターン３に、表面実装型アンテナ部品４を並列に接続したものである。 - 特許庁

A resonator is connected in parallel to at least one resonator connecting with a serial arm in a resonator type filter having the serial arm and a parallel arm.例文帳に追加

直列腕と並列腕を有する共振器型フィルタにおいて、直列腕接続の共振器の少なくとも一つに、並列に共振器を接続する。 - 特許庁

By this setup, the decoupling capacitor C1 connected to a power supply in parallel is provided between the p^+-type silicon layer 3 and the n^+-type silicon layers 4.例文帳に追加

これにより、Ｐ^＋型シリコン層とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 - 特許庁