rising phasesとは 意味・読み方・使い方

According to the given pulses, the phases of rising and falling are sensed and fed to a microcomputer 15.例文帳に追加

そのパルスにより立ち上がりと立ち下がりの位相を検出してマイコン１５に入力する。 - 特許庁

A PWM signal is produced based on the chopping waves Cu, Cv, Cw of respective phases shifted from each other and voltage command values of the respective phases, and interrupt signals INT3U to INT4W are produced respectively at the rising points of the PWM signals of the respective phases.例文帳に追加

位相のずれた各相の三角波キャリアＣｕ，Ｃｖ，Ｃｗと各相の電圧指令値とに基づいてＰＷＭ信号を生成し、各相のＰＷＭ信号の立上り時点でそれぞれ割込信号ＩＮＴ３Ｕ〜ＩＮＴ４Ｗを発生させる。 - 特許庁

An error signal PE1 is provided by comparing the phases of a reproducing clock signal CLK and the rising edge of the binarized signal S21 and an error signal PE2 is provided by comparing the phases of that clock signal CLK and the falling edge of the binarized signal S22.例文帳に追加

再生クロック信号ＣＬＫと２値化信号Ｓ２１の立上りエッジとの位相を比較して誤差信号ＰＥ１を得ると共に、そのクロック信号ＣＬＫと２値化信号Ｓ２２の立下りエッジとの位相を比較して誤差信号ＰＥ２を得る。 - 特許庁

An output rotation of a common driving source 3 is converted in phases reverse to each other into rising/lowering motions of lifts 50 and 50 for carrying lateral sealing mechanisms 9 and 9 by a pair of crank mechanisms 65 and 65.例文帳に追加

共通の駆動源３の出力回転は、一対のクランク機構６５，６５によって横シール機構９，９を搭載する昇降体５０，５０の昇降運動に、常に互いに反対位相にて変換される。 - 特許庁

A CPU 101 adjusts the phases of modulation signals read from an effect waveform memory 11 with respect to the rising timing of music waveform data inputted from an input section 104 and modulates the data employing the phase adjusted modulation signals and stores the modulated data in an output buffer 105.例文帳に追加

ＣＰＵ１０１は、入力部１０４から入力された楽音波形データの立ち上がりタイミングに対して、エフェクト波形メモリ１１から読み出した変調信号の位相を合わせるように調整して、楽音波形データを位相調整した変調信号で変調して出力バッファ１０５にストアする。 - 特許庁

A phase comparison circuit 11 specifies an interval between rising edges of delayed clocks CK(n-m), CK(n+m) as a validated interval and compares the phases according to voltage levels of delayed clocks CK(1), CK(n) only during the validated interval.例文帳に追加

位相比較回路１１は、遅延クロックＣＫ（ｎ−ｍ），ＣＫ（ｎ＋ｍ）の立ち上がりエッジ間の期間を有効期間として規定し、その有効期間中においてのみ遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較する。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁