| 意味 | 例文 (11件) |
クロック･パルスを含む例文一覧と使い方
該当件数 : 11件
拡大スペクトル・クロック生成器は、クロック・パルスのシリーズを生成するためのクロック・パルス生成器と、クロック・パルス生成器に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするためにクロック・パルス生成器を周波数変調するための拡大スペクトル変調器を搭載している。例文帳に追加
The spread spectrum clock generator includes a clock pulse generator for generating a series of clock pulses and a spread spectrum modulator for frequency modulating the clock pulse generator to broaden and flatten amplitudes of EMI spectral components which would be produced by the clock pulse generator. - 特許庁
パルス発生器（２４）は、オシレータ・ループ（１４）上に初期クロック・パルスを注入し、この初期クロック・パルスは周期的クロック信号として出力される。例文帳に追加
A pulse generator (24) injects an initial clock pulse onto the oscillator loop (14) and the initial clock pulse is outputted as a cyclic clock signal. - 特許庁
一実施態様では、第１のパルス信号は、各クロック・パルスの立ち上がりエッジごとに発生するパルスを含んでおり、第２のパルス信号は、各クロック・パルスの立ち下がりエッジごとに発生するパルスを含んでいる。例文帳に追加
In one embodiment, a first pulse signal includes a pulse generated for the rising edge of each clock pulse and a second pulse signal includes a pulse generated for the falling edge of each clock pulse. - 特許庁
マスタ装置が基準クロック・パルス発生装置２４を有し、この基準クロック・パルス発生装置が発生した基準クロック信号をスレーブ装置に伝送する。例文帳に追加
The master device also has a reference clock pulse-generating device 24 and transmits a reference clock signal generated by this reference clock pulse-generating device to the slave device. - 特許庁
本ＤＭＡＣ４０は発信元バスを介してデータ発信元１０からデータを受信し、宛先バスを介してデータ宛先２０に受信したデータを出力するように動作可能な読み出し／書き込みポート４７を含み、所定の数のクロック・パルスに応答して読み出し／書き込みポートを制御し、前記所定の数のクロック・パルスを受信すると受信したデータをデータ宛先に対して出力する。例文帳に追加
This DMAC 40 comprises a read/write port 47 operable to receive data from said data source 10 via a source bus and to output said received data to said data destination 20 via a destination bus, wherein said direct memory access controller is operable in response to a predetermined number of clock pulses, to control said read/write port to output said received data to said data destination after receiving it. - 特許庁
クロック・パルス生成部２１００から発せられたタイミングパルスは伝送遅延量測定部２１０２とタイミング遅延回路２１０４に入力される。例文帳に追加
Timing pulses generated from a clock-pulse generation section 2100 are input to an amount-of-transmission-delay measurement section 2102 and a timing delay circuit 2104. - 特許庁
クロック信号再構成装置（Ｄ２）はＩＰネットワークの受信通信機器（ＥＱ２）の一部であり、第１の周期だけ間隔の離れた１次クロック・パルスを有する１次クロック信号を有する。例文帳に追加
The synchronization aid device (D2) is part of receiving communication equipment (EQ2) of an IP network, having a primary clock signal consisting of primary clock pulses spaced apart by a first period. - 特許庁
第２のフィードバック回路１１３は、クロック出力に接続され、バッファされたクロック・パルスが高電圧レベルから低電圧レベルにスイッチするのに応答して、第２のフィードバック・パルスを発生し、第２のドライバ列１０７に接続され、第２のフィードバック・パルスをそこに加える。例文帳に追加
A 2nd feedback circuit 113 is connected to the clock output terminal 103 and a 2nd driver array 107, generates a 2nd feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 2nd feedback pulse to the 1st driver array 107. - 特許庁
監視回路が変換動作クロック１０のクロック・パルスを監視することで、クロック監視回路７は逐次比較レジスタ１１で確定しているビット数を監視し、また、個々に要求される分解能に対応するため、複数の分解能設定値を設定するための設定値格納レジスタ１７を備えている。例文帳に追加
Monitoring a clock pulse from a conversion operation clock 10 by a monitor circuit allows a clock monitor circuit 7 to monitor number of bits confirmed by the successive approximation register 11 and the successive approximation type analog/digital converter is provided with a setting value storage register 17 to set a plurality of resolution setting values in order to allow the analog/digital converter to cope with each resolution requirement. - 特許庁
第１のフィードバック回路１１１は、クロック出力１０３に接続され、バッファされたクロック・パルスが低電圧レベルから高電圧レベルにスイッチするのに応答して、第１のフィードバック・パルスを発生し、第１のドライバ列１０５に接続され、第１のフィードバック・パルスをそこに加える。例文帳に追加
A 1st feedback circuit 111 is connected to a clock output terminal 103 and a 1st driver array 105, generates a 1st feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 1st feedback pulse to the 1st driver array 105. - 特許庁
| 意味 | 例文 (11件) |
| Copyright © Japan Patent office. All Rights Reserved. |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！|
ログイン |
Weblio会員(無料)になると
|
