| 意味 | 例文 (10件) |
モリセットを含む例文一覧と使い方
該当件数 : 10件
フラッシュメモリのアクセス装置は、コントローラと、第１のチャネルのメモリセットと、第２のチャネルのメモリセットとを具える。例文帳に追加
The device for accessing a flash memory is provided with: a controller; a memory set of a first channel; and a memory set of a second channel. - 特許庁
4つのメモリセットが存在し、2つが内部SRAM、他の2つが外部DRAMとなり、外部DRAMメモリセットでは完全なランダムアクセスを最高100MHzの速度で行える。例文帳に追加
There are four memory sets, two sets thereof are internal SRAM, other two sets thereof are external DRAM, and a completely random access is carried out at 100 MHz of maximum speed in each external DRAM memory set. - 特許庁
サイズ及び速度に関して構成可能なＳＤＲＡＭメモリセットを有するメモリテスタ用エラー捕捉ＲＡＭ例文帳に追加
ERROR CATCHING RAM FOR MEMORY TESTER HAVING SDRAM MEMORY SET CONFIGURABLE FOR SIZE AND SPEED - 特許庁
エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター例文帳に追加
MEMORY TESTER WITH MEMORY SET WHICH CAN BE CONSTRUCTED FOR USING AS ERROR CATCHING RAM, TagRAM, BUFFER MEMORY AND STIMULATION LogRAM - 特許庁
第２のチャネルのメモリセットは、第２のフラッシュメモリと、少なくとも１つの第２のメモリ拡張用ソケットとを有する。例文帳に追加
The memory set of the second channel is provided with a second flash memory and at least one second socket for memory extension. - 特許庁
本発明よるテスト装置は、１つのメモリセットに蓄積されたテストデータを使用して複数の半導体集積回路を並列にテストすることができる。例文帳に追加
By this tester, a plurality of semiconductor integrated circuits can be tested in parallel using a test data stored in a set of memories. - 特許庁
伝送帯域幅を増大させうるとともに、データのバックアップ能力を得ることができるデュアルチャネルフラッシュメモリセットを得るためのフラッシュメモリのアクセス装置を提供する。例文帳に追加
To provide a device for accessing a flash memory to obtain a dual-channel flash memory set that increases a transmission band width and obtains data backup capability. - 特許庁
メモリセルアレイ２１〜２６とアドレス設定回路３３〜３５の対応関係をメモリセット数選択信号に応じて切り替える切替回路３６を設ける。例文帳に追加
This device is provided with a switching circuit 36 for switching the correspondence relationship between memory cell arrays 21 to 26 and address setting circuits 33 to 35 in accordance with the number-of-memory sets selection signals. - 特許庁
したがって、テスト対象集積回路の個数に比例した個数のメモリセットを要求した従来のテスト装置に比べてテスト装置の生産費用を減らすことができる。例文帳に追加
Accordingly, the production cost of the tester can be reduced, compared to a conventional tester which requires sets of memories whose number of sets is proportional to that of integrated circuits being devices under test. - 特許庁
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