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comp 1の部分一致の例文一覧と使い方
該当件数 : 7件
The digital PLL circuit 12 changes the control voltage of an oscillator 14, when a phase of a COMP 1 is deviated from a phase of the COMP 2 so as to restore the phase to the original phase.例文帳に追加
ディジタルＰＬＬ回路１２は、ＣＯＭＰ１とＣＯＭＰ２の位相がずれるため、発信器１４の制御電圧を変化させ位相を元に戻す。 - 特許庁
In this case, where N is a natural number, an oscillation frequency f(DD) of the internal oscillator 11 is set to be higher than an N-fold value of the comparing frequency f(COMP) and lower than an (N+1)-fold value.例文帳に追加
ここで、Ｎを自然数としたときに、内部発振器１１の発振周波数ｆ（DD）が比較周波数ｆ（COMP）のＮ倍より高くＮ＋１倍より低くなるようにする。 - 特許庁
When an input voltage to a comparator COMP reaches (1/2)×Vcc from Vcc in the beginning with potential deterioration of a node N1, the output level of the comparator COMP is inverted and the output level becomes LOW.例文帳に追加
節点Ｎ１の電位低下に伴って、比較器ＣＯＭＰへの入力電圧が、当初のＶｃｃから（１／２）×Ｖｃｃに到達した場合、比較器ＣＯＭＰの出力レベルが反転し、出力レベルがＬＯＷとなる。 - 特許庁
When the output level of the comparator COMP becomes LOW, a switch SW3 for an amplification section is connected and an optical receiving circuit 1 is shifted to a half activated state.例文帳に追加
比較器ＣＯＭＰの出力レベルがＬＯＷになった場合、増幅部用スイッチＳＷ３は接続され、光受信回路１は半起動状態に移行する。 - 特許庁
The voltage drop detection circuit 30 is provided with a comparator COMP 1 for comparing the power supply voltage drop detection value with the reference value and inputs the detection value to a capacitor C1.例文帳に追加
前記電圧低下検出回路３０は、電源電圧低下検出値を参照値と比較する比較器ＣＯＭＰ１を設け、検出値をコンデンサＣ１を通して入力する。 - 特許庁
This circuit detects a clock CLK-1 before changing with a changed clock CLK-2 being faster than the clock CLK-1 before changing and compares a timing signal TIM of a fixed cycle generated from a self-operating counter with the changed clock with a phase comparison signal COMP being clock detection results.例文帳に追加
乗換前のクロックＣＬＫ＿１を乗換前より高速な乗換後のクロックＣＬＫ＿２で検出し、乗換後のクロックで自走するカウンタから発生する一定周期のタイミング信号ＴＩＭと前記クロック検出結果である位相比較信号ＣＯＭＰと比較させる。 - 特許庁
When a count value counted in an m-bit counter 11 reaches n, a control circuit 102 outputs a control signal CNTT, stops shift operation, outputs a control signal COMP, and outputs test mode signals TM0 to TMn-1 from a test mode signal generating circuit 103.例文帳に追加
制御回路１０２は、ｍビットカウンタ１１が、カウントするカウント値がｎに至ると、制御信号ＣＮＴＴを出力し、シフト動作を停止させ、制御信号ＣＯＭＰを出力し、テストモード信号発生回路１０３から、テストモード信号ＴＭ０〜ＴＭｎ−１を出力させる。 - 特許庁
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