「parity check polynomial」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A decoder 300 performs sum-product decoding operation over a codeword series generated by convolutional coding at an encoding side using an expanded parity check matrix generated by using a first parity check row element defined by a first parity check polynomial of convoltional coding and a second parity check row element defined by a second parity check polynomial of convolutional coding equivalent to the first check polynomial.例文帳に追加

復号部３００は、畳み込み符号の第１のパリティ検査多項式によって定義される第１のパリティ検査行要素と、第１の検査多項式と等価である畳み込み符号の第２のパリティ検査多項式によって定義される第２のパリティ行要素と、を用いて形成される拡張されたパリティ検査行列を用いて、符号化側で畳み込み符号により生成された符号語系列に対し、Sum-Product復号を行う。 - 特許庁

The information exchange control unit takes πX-metrics calculated by the X processor for nonzero elements in each of n-cyclic shifts of the parity-check polynomial of the code and distributes the πX-metrics to the Z-processor.例文帳に追加

情報交換制御ユニットは、符号のパリティ検査多項式のｎ回の巡回シフトの各々において、Ｘプロセッサによって非ゼロ要素に対して計算されたπ_ｘ−メトリックを取り込み、これをＺプロセッサへ分配する。 - 特許庁

In addition, the information exchange control unit takes λZ-metrics calculated by the Z processor for nonzero elements in each of n-cyclic shifts in reverse order of the parity-check polynomial and distributes the taken metrics to the X processor.例文帳に追加

情報交換制御ユニットは符号のパリティ検査多項式のｎ回の逆順での巡回シフトの各々において、Ｚプロセッサによって非ゼロ要素に対して計算されたλ_ｚ−メトリックを取り込み、これらを、Ｘプロセッサへ分配する。 - 特許庁

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s.例文帳に追加

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。 - 特許庁