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「row address select」に関連した英語例文の一覧と使い方 - Weblio英語例文検索


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Weblio 辞書 > 英和辞典・和英辞典 > row address selectに関連した英語例文

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row address selectの部分一致の例文一覧と使い方

該当件数 : 8



例文

By applying +VP to a word line WL1 in the first row, while applying -VP to a work line WL2 in a second row, selective transistors P11, P12 are turned on, to select an address in the first row.例文帳に追加

1行目のワード線WL_1 に+V_p を印加する一方、2行目のワード線WL_2 に−V_p を印加して、1行目の選択トランジスタP_11、P_12をオンにすることにより1行目のアドレスを選択する。 - 特許庁

This system is equipped specially with a 1st chip signal input pin for receiving a 1st chip select signal for a row address strobe and a 2nd chip select signal input pin for receiving a 2nd chip select signal for a column address strobe.例文帳に追加

ロウアドレスストローブのための第1チップ選択信号を受信する第1チップ選択信号入力ピン及びカラムアドレスストローブのための第2チップ選択信号を受信する第2チップ選択信号入力ピンを別途に備える。 - 特許庁

When the third or sixth row is addressed by the address signal, two of TFTs 36 in the addressed third or sixth row are turned on according to different select signals from each other.例文帳に追加

ここで、アドレス信号により3または6行がアドレスされたとき、アドレスされた3または6行のTFT36を2個、互いに異なるセレクト信号にしたがってオンさせる。 - 特許庁

A RAS(row address select) generating circuit 104 generates a RAS signal based on a CPU-ASTB (address strobe) signal and a CLKOUT signal outputted by a CPU 101.例文帳に追加

RAS生成回路104は、CPU101の出力するCPU−ASTB信号とCLKOUT信号をもとにRAS信号を生成する。 - 特許庁

例文

It is equipped with a wordline 34 group which selects a row address of the memory cell array, a bit line 35 group and a bit line 36 group which select the column address.例文帳に追加

メモリセルアレイの行アドレスを選択するワード線34群と、その列アドレスを選択するビット線35群及びビット線36群とを備えている。 - 特許庁


例文

A test mode discriminating circuit 31 inputs an external command consisting of a chip-select signal/CS, a row address strobe signal/RAS, a column address strobe signal/CAS, a write-enable signal/WE, and the like, while inputs memory address signals A0-An.例文帳に追加

テストモード判定回路31は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WE等からなる外部コマンドを入力するとともに、メモリアドレス信号A0〜Anを入力する。 - 特許庁

This semiconductor device is equipped with 16 memory cell arrays 11a, row decoders 12, predecoders 13A and 13B, an internal address generating circuit 14, a select circuit 15, and a refresh mode switching circuit 16.例文帳に追加

本発明の半導体装置は、16個のメモリセルアレイ11a、ロウデコーダ12、プリデコーダ13A,13B、内部アドレス発生回路14、セレクト回路15及びリフレッシュモード切替回路16を備えている。 - 特許庁

例文

The outside of these memory cell blocks is provided with a row decoder 3, a redundant address program fuse circuit 10 in which the column address of a defective memory cell is programmed and a selecting means 22 to select and output either of a regular data line 14 or a redundant data line 15 according to the output of the redundant address program fuse circuit 10.例文帳に追加

これらメモリセルブロックの外部にはローデコーダ3と、前記不良メモリセルのカラムアドレスがプログラムされる冗長アドレスプログラムフューズ回路10と、前記冗長アドレスプログラムフューズ回路の出力に応じて、レギュラーデータライン14と冗長データライン15の一方を選択して出力する選択手段22とが設けられる。 - 特許庁

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