「clock up」を含む例文一覧(423)

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  • There is a digital “resident” in the clock whose life changes depending on whether you wake up early or not.
    この時計の中にはデジタルの｢住人｣がいて，あなたが早起きするかどうかによって住人の人生が変わる。 - 浜島書店 Catch a Wave
  • The counter 11 performs up counting or down counting with a predetermined clock in response to an external count start signal.
    カウンタ１１は、外部からのカウント開始信号に応じて、所定のクロックでカウント値をカウントアップまたはカウントダウンする。 - 特許庁
  • To provide a camera having the high wake-up alarm effect, the camera being utilized in place of a clock.
    時計の代わりとして利用されるカメラにおいて、目覚まし効果の高いカメラを提供することを目的とする。 - 特許庁
  • An alarm clock 8 transmits a wake-up set time command to a motor-driven blind 1, an air conditioner 4 and an illumination 6.
    目覚まし時計８は、電動ブラインド１、エアコン４、照明６に起床設定時刻コマンドを送信する。 - 特許庁
  • A delay amount integrating part 21 analyses the reference clock number for the same period as the pulse counted up by the specified cycle.
    遅延量積分部２１は、前記指定サイクル分カウントアップしたパルスと同期間のリファレンスクロック数を解析する。 - 特許庁
  • Frequency information on the clock signal to be input to a clock encoder 1 in the outermost hierarchy of the hierarchy-designed LSI and delay information on a part up to each block are transmitted to a clock decoder 3 installed in each block, and the clock signal is distributed without difference delays to all synchronous elements inside each block.
    階層設計されたLSIの最上位階層にあるクロックエンコーダ１に入力されたクロック信号の周波数情報と各ブロックまでの遅延情報を、各ブロックに設置されたクロックデコーダ３に伝えることにより、各ブロック内の全ての同期素子に遅延差なくクロック信号を分配する。 - 特許庁
  • When a firmware sets the time made by subtracting time necessary for clock start/restart from time necessary for seek to a timer 8 provided in HDC2, and after a timer 9 has been up, the formatter section clock 20 and the ECC section clock 21 are restarted by the clock stop gate 9.
    ファームウェアがシークに必要な時間からクロック起動／再開に必要な時間を差し引いた時間をＨＤＣ２に設けたタイマー８にセットして、タイマー９がタイムアップした後、フォーマッタ部用クロック２０及びＥＣＣ部用クリック２１をクロック停止ゲート９により再起動させる - 特許庁
  • The digital circuit is provided which comprises a sense-up section for generating first and second input data as first and second sense-up signals in response to a clock signal and an enable clock signal generated from the clock signal and an enable signal, and a cascode signal latch for inputting the first and second sense-up signals to generate first and second cascode signals.
    クロック信号及びイネーブル信号から発生するイネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、を含むデジタル回路が記載されている。 - 特許庁
  • An optical output of the discharge lamp is controlled optically so as to be gradually increased from a time t0 preceding the wake-up clock time t1 by a prescribed period and to become 25% of the rated output or more at the wake-up clock time t1, and then continued so as to keep the intensity of the optical output at the wake-up clock time t1.
    放電灯の光出力は、起床時刻ｔ１に到達するよりも所定時間前の時刻ｔ０から漸増され、起床時刻ｔ１に到達したときに放電灯の光出力が定格出力の２５％以上になるように調光制御され、その後、起床時刻ｔ１における光出力の大きさを保ったまま継続される。 - 特許庁
  • To provide a semiconductor integrated circuit with a clock signal multiplication circuit incorporated therein in which a duplexed clock signal can be generated while following up a change of a power supply voltage or a reference clock signal frequency without using a phase comparator.
    位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供する。 - 特許庁
  • To solve the problem that a timer-starting circuit, which is provided with a clock generation circuit and generates a clock of one cycle of T from the clock generation circuit with a timer start signal as a trigger and outputs it to a counter, causes an error to time immediately after the counter is started up.
    クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして１周期Ｔのクロックを発生させ、カウンタに出力するようにしたものにおいては、カウンタ起動直後の時間に誤差が発生する。 - 特許庁
  • A reset signal generating section 7 respectively produces reset signals UP-RES, DN-RES, to reset the up-signal UP and the down-signal DN synchronously with leading of a clock signal CKP2.
    リセット信号生成部７は、クロックＣＫＰ２の立ち上がりエッジに同期し、アップ信号ＵＰとダウン信号ＤＮをリセットするためのリセット信号ＵＰ−ＲＥＳ、ＤＮ−ＲＥＳをそれぞれ生成する。 - 特許庁
  • To provide an invigorating alarm clock system for surely and invigoratingly get up a user by sending a get-up signal at a timing when the user can get up most invigoratively.
    使用者が最も爽快な状態で起床できるタイミングで、起床の合図を送り、使用者の確実な起床と爽快な起床を実現することができる爽快目覚し時計システムを提供する。 - 特許庁
  • A counter clock cycle switching part 9 supplies a reference clock FCLK as a counter clock CCLK when up and down count operation are started, and switches the cycle of the counter clock CCLK to 4, 8, 32 times when time that is 100, 500, 1300 times larger than the reference clock cycle passes from an operation start point.
    カウンタクロック周期切替部９は、アップカウント動作およびダウンカウント動作の開始時点で、基準クロックＦＣＬＫをカウンタクロックＣＣＬＫとして供給し、動作開示時点から基準クロック周期の１００倍、５００倍、１３００倍の時間が経過した時点でカウンタクロックＣＣＬＫの周期を４倍、８倍、３２倍にそれぞれ切り替える。 - 特許庁
  • A re-timing clock generating means is composed of a second up-down counter means 7 and a second phase adjusting means 8.
    また、リタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成される。 - 特許庁
  • To accurately follow up the phase of a clock by controlling one oscillator even when the phase varies in minimum record unit.
    最小記録単位で位相が変化しても１つの発振器を制御して、クロックの位相を正確に追従させる。 - 特許庁
  • To provide an alarm clock that realizes sures awakening from sleeping and allows wake-up at a desired time.
    確実な睡眠からの覚醒を実現し、希望通りの時間に起床することが可能となる目覚まし時計を提供する。 - 特許庁
  • To provide a clock with an image pickup function that can pick up the image of an object without being recognized as a burglar-prevention camera or a supervisory camera.
    防犯カメラまたは監視カメラと認識されることなく被写体を撮像することができる時計を提供する。 - 特許庁
  • The latch circuit 10 latches the data strobe signal DQS at the rise-up of the clock signal CLK after elapse of write-latency.
    ラッチ回路Ｌ１０はライトレイテンシ経過後のクロック信号ＣＬＫの立上り時にデータストローブ信号ＤＱＳをラッチする。 - 特許庁
  • To make obtainable accurate date and hour without needing a battery for backing up a real time clock nor a dedicated time notifying device.
    リアルタイムクロックのバックアップ用電池や専用の時刻通知装置を必要としないで正確な日付と時刻を得る。 - 特許庁
  • The input clock is compared with Fs by an up/down counter 16 and a buffer occupancy value OCC for FIFO is found.
    アップ・ダウン・カウンタ１６により、入力クロックをＦｓと比較して、ＦＩＦＯ用のバッファ占有値ＯＣＣを求める。 - 特許庁
  • Do you remember when you woke up, we said you'd been asleep for a year and that it was 1991 and you freaked out and punched a clock?
    起きた時 覚えてるか? お前が1年間寝ていて 1991年だって言ったら 驚いてお前 時計にパンチしただろ? - 映画・海外ドラマ英語字幕翻訳辞書
  • A high-resolution PFM signal is generated by speeding up only the clock inputted into the counter 32.
    カウンタ３２に入力するクロックのみを高速化することで高分解能のＰＦＭ信号を生成することが可能になる。 - 特許庁
  • An electric circuit which operates up to a frequency a half as high as the frequency of the light signal P1 can extract the frequency-divided clock signal V1.
    光信号Ｐ１の１／２の周波数まで動作する電気回路で分周クロック信号Ｖ１を抽出できる。 - 特許庁
  • Afterwards, the counter part 12 continues count-up corresponding to the clock of a one-second clock generating part 11 until next reset and outputs the result through the output converting part 13 onto the passed second display part 14.
    その後、カウンタ部１２は次のリセットが入るまで１秒クロック発生部１１のクロックでカウントアップを続け、出力変換部１３経由で経過秒数表示部１４に出力する。 - 特許庁
  • The data maintenance part 20 holds data in the node NA when at least one side of the first clock signal C1 and the second clock signal C2 is set up at a second level contrary to the first level.
    データ保持部２０は、第１クロック信号Ｃ１と第２クロック信号Ｃ２の少なくとも一方が第１レベルと逆の第２レベルである場合に、上記ノードＮＡにおけるデータを保持する。 - 特許庁
  • To provide a technology capable of arranging UP signals from terminals, without causing collision among the UP signals or the need for precondition of clock synchronization, among a station side apparatus and the terminals.
    局側装置と端末装置との間のクロック同期を前提としなくても、各端末装置からの上り信号を衝突させずに配置できるようにする。 - 特許庁
  • To switch a clock path automatically due to occurrence of a fault of a transmission line by avoiding a clock signal blocking state, to build up a loop synchronization network at a low cost with high reliability and to automatically switch the clock path in all the loop synchronization network.
    クロック信号閉鎖状態を回避して伝送路障害発生によるクロックパスの切り替えを自動的に行うと共に、低コストかつ高信頼性のループ同期網の構築を可能にし、かつ、全ループ同期網でクロックパスを自動的に切り替える。 - 特許庁
  • In the dress-up huggable pillow with the alarm clock potpourri holder, the clothe can be changed and put on the huggable pillow with the animal call installed in the alarm clock, and the potpourri holder is attached on the back of the alarm clock so that the sense of feeling like being with the pet and the relaxing effect are achieved.
    抱きまくらに着せかえ、目覚まし時計に動物の鳴き声をつけ、目覚まし時計の裏には、ポプリ入れをつけ、ペットと一緒にいるような感覚とリラックス効果を特徴とする目覚まし時計ポプリ入れつき着せかえ抱きまくら。 - 特許庁
  • In the duty-discriminating device, an up/down counter 1 with a code performs up count operation based on a counter clock CCLK while a reproduction control signal is at an H level. On the other hand, when the reproduction control signal is at a L level, the up/down counter 1 carries out down count.
    符号付きアップダウンカウンタ１は、再生コントルール信号がＨレベルの間はカウンタクロックＣＣＬＫに基づいてアップカウント動作を行ない、再生コントルール信号がＬレベルの間はダウンカウントを行なう。 - 特許庁
  • A clock generator is structured so that a sampling clock is appropriately set according to the operation mode of the blood sugar meter, that high-speed clock pulses are generated continuously, in a mode for determining measurement start-up in particular, and that measuring operations of a timer, etc. are started, when spotting is detected, while the generation of clock pulses is changed to intermittent operation.
    血糖計の動作モードに応じてサンプリングクロックを適切に設定し、特に測定開始を決定するモードでは高速のクロックパルスを連続して生成し、点着を検出した時点からタイマ等の計測動作を開始すると共に、クロックパルスの生成を間歇的なものに切り替えるように、クロック生成部を構成する。 - 特許庁
  • A single CPU is driven by clock pulse generators of different frequencies, and when the CPU is in a sleep state, the CPU performs time counting processing or the like with a low frequency clock pulse generator, and when the CPU is in a wake-up state, the CPU performs the time counting processing and other signal processing based on the clock pulses from a high frequency clock pulse generator.
    １つのＣＰＵを異なる周波数のクロックパルス発生回路で駆動し、ＣＰＵがスリープ状態のとき、低い周波数のクロックパルス発生回路で計時処理等を行い、またウェークアップ時には高い周波数のクロックパルス発生回路からのクロックパルスに基づいて計時処理、その他の信号処理を行う。 - 特許庁
  • After some period (some 1/3 of the falling time tf) elapses, a high-speed clock signal, having a frequency higher than a low-speed clock signal, is outputted by a high-speed clock control signal CH, the outputted signal is inputted as the charge pump 27 as the selecting clock signal CLKPUMP, and booting is performed up to a predetermined voltage level.
    ある期間（立ち下がり時間ｔｆの１／３程度）が経過した後、高速クロック制御信号ＣＨによって低速クロック信号より高い周波数の高速クロック信号を出力し、選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７に入力し、所定の電圧レベルまで昇圧を行う。 - 特許庁
  • To provide an encryption circuit for increasing an operation clock frequency in the encryption circuit and speeding up an arithmetic speed.
    暗号回路の動作クロック周波数を高くでき、演算速度の高速化を図ることが可能な暗号回路を提供すること。 - 特許庁
  • Thereby, input set up and a holding time can be shortened, and a frequency of the clock signal can be further increased.
    これにより入力セットアップ及びホールド時間を短くすることができ、クロック信号の周波数を更に上げことができる。 - 特許庁
  • Then, until the timing the system clock 101 starts up next, burst transmission is not performed.
    そして、次にシステム・クロック１０１が立ち上がるタイミングまでは、バースト送信せずに、自動的に送信休止期間となるようにした。 - 特許庁
  • To speed up the phase pull-in of a clock extraction circuit used for reproduction of data signals recorded on a recording medium or the like.
    記録媒体に記録されたデータ信号の再生等に用いられるクロック抽出回路の位相引き込みを高速化する。 - 特許庁
  • To reduce jitters of reproducing clock signals without damaging follow-up ability, even if input signals fluctuate.
    入力信号が変動したときでも、追従性を損なうことなく再生クロック信号のジッタを低減することを目的とする。 - 特許庁
  • Then, a packet having the calculated number of bursts is subjected to burst transmission, in synchronization with timing when a system clock 101 starts up.
    そして、算出したバースト数のパケットを、システム・クロック１０１が立ち上がるタイミングに同期させてバースト送信するようにした。 - 特許庁
  • The OLT includes a down signal generating part 10, an optical clock signal generating part 20, an optical combining/branching device 40, and an up signal receiving part 30.
    OLTは、下り信号生成部10と、光クロック信号生成部20と、光合分岐器40と、上り信号受信部30とを具えている。 - 特許庁
  • An up/down signal SCUD is H in section A1 and down count is performed at the rising timing of a clock signal SCCLK.
    区間Ａ１ではアップダウン信号ＳＣＵＤがＨであり、クロック信号ＳＣＣＬＫの立ち上がりタイミングでダウンカウントが行われる。 - 特許庁
  • To make shift data of a shift register be reliably latched by a latch circuit without errors even when a reference clock signal is sped up.
    基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせること。 - 特許庁
  • In this way, when the low accuracy clock is relied upon to create the system tuning signals, the accuracy is sufficient to enable the processor to recognize when it is time to again power up the high accuracy clock.
    このように、システムタイミング信号を発生するのに低精度のクロックに依存している時は、プロセサが再び高精度クロックをパワーアップする時間であることを認識できる程度に十分な精度となる。 - 特許庁
  • A charge pump 5 and a loop filter 6 generate a control voltage CNTL by the UP/DOWN pulses and perform control so that the delay clock becomes a locked state in one cycle of the fundamental clock.
    これらＵＰ／ＤＯＷＮパルスによってチャージポンプ５、およびループフィルタ６が制御電圧ＣＮＴＬを生成し、基本クロック１周期で遅延クロックがロック状態となるように制御を行う。 - 特許庁
  • The precision should be at such degree as to recognize that, when the low precision clock is relied on for generating system timing signal, the time is for the processor to power up the high precision clock again.
    システムタイミング信号を発生するのに低精度のクロックに依存している時は、プロセサが再び高精度クロックをパワーアップする時間であることを認識できる程度に十分な精度とする。 - 特許庁
  • When the wake-up signal 21 is inputted to the clock control circuit 12 in a stop condition, the clock control circuit 12 forcibly releases an oscillation stop signal 26 supplied to an oscillating circuit 13.
    ストップ状態でクロック制御回路１２にウェイクアップ信号２１が入力されると、クロック制御回路１２は、発振回路１３に供給される発振停止信号２６を強制的に解除する。 - 特許庁
  • To immediately start-up of a CPU of a microcomputer by detecting stability of a clock, for example, that a clock from an oscillation circuit is stabilized to have such pulse width that a microcomputer can be normally operated.
    クロックの安定を検知して、例えば発振回路からのクロックが、マイコンが正常に動作することができるパルス幅に安定したことを検知して、即時にマイコンのＣＰＵを立ち上げることを可能にする。 - 特許庁
  • When the ready signal RDY is provided, a read control part 60 generates a start signal TRG at the rise of the 2nd clock of the output clock signal CKB to start up a counter 70.
    準備完了信号ＲＤＹが与えられると、読出し制御部６０では出力クロック信号ＣＫＢの２クロック目の立上がり時点で起動信号ＴＲＧが生成され、カウンタ７０が起動される。 - 特許庁
  • A counter IC 14 is a 16-bit counter which counts-up whenever a clock pulse outputted from 7.15909 MHz count clock 14a falls and which is updated within the range of '0' to '65535'.
    カウンタＩＣ１４は、７．１５９０９ＭＨｚのカウントクロック１４ａから出力されるクロックパルスの立ち下がり毎に、カウントアップを行う１６ビットカウンタであり、「０」〜「６５５３５」の範囲で更新される。 - 特許庁
  • An n-bit up-counter 104 takes in the decoded division number n as an initial value at the rise of a 2^n-divided clock before presetting, and counts a reference clock by +1 from the initial value.
    ｎビットアップカウンタ１０４は、デコードされた分周数ｎを設定前の２^ｎ分周したクロックの立上がりで初期値として取り込み、この初期値から基準クロックを＋１ずつカウントする。 - 特許庁
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