「clock up」を含む例文一覧(423)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- To provide a manufacturing method for machine parts, machine part and clock equipped with the machine parts capable of speed-up of manufacturing, ensuring long-term reliability by promoting improvement in anti-abrasion and anti-shock performance and smooth driving.
製造の迅速化を図れるとともに、耐磨耗性および耐衝撃性の向上を促進して長期信頼性を確保できかつ、円滑な駆動が可能となる機械部品の製造方法、機械部品、およびこの機械部品を備えた時計を提供する。 - 特許庁 - To obtain an image reader capable of reducing EMI up to an extent capable of clearing the EMI regulation of respective countries in the world by driving at least a photoelectric conversion means and an A/D conversion means by a spread spectrum clock as minimum system constitution.
最小システム構成として少なくとも光電変換手段とＡ／Ｄ変換手段部分をスペクトラム拡散クロックで駆動することで、世界各国のＥＭＩ規制をクリアし得る程度にＥＭＩを低減し得る画像読取装置を提供する。 - 特許庁 - Each wireless communication processing terminal 3 configuring an autonomous distributed wireless network 1 comprises a synchronous clock for synchronizing communication, and a power supply control section for controlling the wireless communication processing terminal 3 between wake-up state and sleeping state.
自律分散型無線ネットワーク１を構築する各々の無線情報処理端末３は、通信同期を行うための同期時計と、無線情報処理端末３を起床状態とするか就寝状態とするかを制御する電源制御部とを備える。 - 特許庁 - In this case, every time a timer 44 outputs a time-up signal, a night counter 45 when it is in a night power time zone and a day counter 46 when it is in time zones other than the night power time zone recognized by a clock 43 are incremented by "1".
この場合、タイマー４４がタイムアップ信号を出力する度に、時計４３によりわかる深夜電力時間帯であるときには夜間カウンタ４５が、また深夜電力時間帯以外の時間帯であるときには昼間カウンタ４６が「１」インクリメントする。 - 特許庁 - A sampling clock of a sampling frequency generator 16 for processing a digital baseband signal is used for a quadrature carrier wave of digital quadrature modulation, and at the same time, is used as a signal for local signal generation for up-converting the quadrature modulation output.
デジタルベースバンド信号処理用のサンプリング周波数発生部１６のサンプリングクロックを、デジタル直交変調用の直交搬送波として用いると共に、直交変調出力のアップコンバート用のローカル信号生成のための信号としても用いる。 - 特許庁 - If the counter 11 is an up counter, when the clock signal is input after the count value reaches a maximum value determined on the basis of the first digital value D1, the count value is changed to an initial value smaller than the maximum value to start a recount.
カウンタ１１がアップカウンタである場合、計数値が第１ディジタル値D1に基づいて決定された最大値に達した後、クロック信号が入力されると、その計数値を最大値より小さい初期値に変更して再び計数を行う。 - 特許庁 - Then, even in a state where frequency follow-up property to correction operation is improved in the image forming region, the oscillation frequency is narrowed in range by a voltage control oscillator 5, to enable the video clock frequency being finely controlled.
これにより、画像形成領域において、補正動作に対する周波数の追従性を上げた状態としても、電圧制御発振器５による発振周波数の範囲は狭くなるので、ビデオクロックの周波数を細かく制御することが可能になる。 - 特許庁 - This system is composed of a server for providing a weather information service via the Internet and a portable telephone which is provided with an alarm means for calling to wake up an operator by using an incorporated clock function and receives the weather information service via the Internet.
インターネット網を介して天気情報サービスを提供するサーバと、内蔵された時計機能を用いて操作者の起床を促す目覚まし手段を備え、インターネット網を介して天気情報サービスを受ける携帯電話とでシステムを構成する。 - 特許庁 - When the temperature of the CPU 1 becomes lower, the circuit 9 performs an operation switching the power supply voltage from a low voltage to a high voltage and next switches the clock frequency from a low frequency to a high frequency when a timer 13 counts up.
ＣＰＵ１の温度が小になると、ＣＬＫ／電源制御回路９は、電源電圧を低電圧から高電圧に切り換える動作を行い、次いで、タイマ１３がカウントアップした時点でクロック周波数を低周波から高周波に切り換える。 - 特許庁 - A counter 109 up-counts from a first value to a second value which is larger than the first value with prescribed time intervals when the vibration type actuator is accelerated, and a rate multiplier 110 outputs the clock of a frequency corresponding to the count value.
カウンタ１０９が、振動型アクチュエータの加速時に第１の値から該第１の値よりも大きい第２の値まで所定の時間間隔ごとにアップカウントし、レートマルチプライア１１０が、このカウント値に応じた周波数をもつクロックを出力する。 - 特許庁 - To provide technology for certainly writing image data into an image memory without performing clock-up and reducing cost, by reducing data size as a data transfer unit of image data reading from the image memory as the need arises.
画像メモリからの画像データ読出しのデータ転送単位としてのデータサイズを必要に応じて縮小することにより、クロックアップせずに画像メモリへの画像データの書込みを確実に行うとともに、コストダウンを図ることできる技術を提供する。 - 特許庁 - The sampling section 41 is equipped with a circuit configured by connecting in parallel from a first stage up to an n-th stage, sampling circuits 41a-41e configured by connecting in cascade n (n is an integer ≥1) flip-flops which operate in synchronization with a reference clock for example.
サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。 - 特許庁 - A mixer circuit 124 adds the fundamental wave component of a bit clock signal BCK to Q-signals (digital signals on a second channel) band-limited by an LPF 117, and adds up the addition signals and a second carrier signal Sc2 to execute a two-phase phase modulation.
ＬＰＦ１１７で帯域制限されたＱ信号（第２チャネルのデジタル信号）に、ビットクロック信号ＢＣＫの基本波成分を加算し、その加算信号と第２のキャリア信号Ｓc2とをミクサ回路１２４で積算し、２相位相変調をする。 - 特許庁 - The time section 71 is backed up by a backup power supply 72, the time information is not lost even if the main power supply is interrupted, and the clock display can be attained even if no time information is obtained from the digital broadcast or the like at the reapplication of the power.
タイマー部７１は、バックアップ電源７２によってバックアップされており、主電源がオフになっても時間情報は消失せず、電源再投入時にデジタル放送等から時間情報を得られない場合でも、時計表示が可能になる。 - 特許庁 - A transfer thyristor for a 1st bit is turned off by supplying a transfer clock Φ1 (B) and a start pulse ΦS (A) so that the gate-cathode potential of the transfer thyristor for the 1st bit is below a specific value for a specific time up to T1 after the start of transfer.
１ビット目の転送用サイリスタのゲート・カソード間電位を転送開始後のＴ１までの所定時間、所定値以下とするように転送クロックΦ１（Ｂ）およびスタート・パルスΦＳ（Ａ）を付与して１ビット目の転送用サイリスタをオフさせておく。 - 特許庁 - To achieve speeding up of tAA without increasing a circuit scale in a semiconductor memory device sharing a control system during CL6 (CAS latency 6) with CL5 (CAS latency 5) and having an output configuration of "CL5+1 clock cycle" only during CL6.
ＣＬ６（ＣＡＳレイテンシ６）時における制御方式をＣＬ５（ＣＡＳレイテンシ５）と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、回路規模を大きくせずに、ｔＡＡの高速化を図る。 - 特許庁 - To manage frequency components at or above the Nyquist frequency without increasing the frequency of a process clock and obtain an effective focus evaluation value even when the high frequency components at or above the Nyquist frequency of a picked up image are dominant.
撮像した画像のナイキスト周波数以上の高周波成分が支配的となるような場合にも、処理クロックの周波数を上げることなくナイキスト周波数以上の周波数成分を扱うことができ、有効なフォーカス評価値を得る。 - 特許庁 - The switch drive circuit is commonly connected to the electrode on a non-ground side of capacitors C1-Cn for transferring an electric charge and input voltage Vin, to extract a maximum voltage Vmax, based on which a stepped-up clock pulse ϕij is generated.
スイッチ駆動回路は、入力電圧Ｖｉｎおよび電荷転送用キャパシタＣ１〜Ｃｎの非接地側の電極に共通接続されて、それらの最大電圧Ｖｍａｘ を抽出して、それに基づいて昇圧したクロックパルスφｉｊを生成する。 - 特許庁 - In a non-drawing period from drawing end time t5 of the stripe end up to drawing start time t8 of a succeeding stripe, a SUM clock signal and a SUM read pulse signal for reading out the operated SUM to the deflection control circuit are generated.
このストライプエンドの描画終了時刻ｔ５から次のストライプの描画開始時刻ｔ８までの非描画期間に、演算されたＳＵＭを偏向制御回路に読み出すためのＳＵＭクロック信号とＳＵＭリードパルス信号とを発生させる。 - 特許庁 - A method for designing a clock signal providing circuit is made optimum for exchanging and moving circuit elements among groups of circuit elements, summing up a distance between a position of the circuit element and a central position for every group before and after execution, maintaining groups after execution when the summed up value of all the groups decreases, and maintaining the groups before execution when the value does not decrease.
回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 - 特許庁 - To make rapid activation and reduction of electric current consumption compatible with each other by using a clock signal of a predetermined frequency in a semiconductor integrated circuit including a booster circuit generating a desired step-up voltage by boosting a supplied power source voltage.
供給される電源電圧を昇圧して所望の昇圧電圧を生成する昇圧回路を含む半導体集積回路において、予め定められた周波数のクロック信号を用いながら、迅速な起動と消費電流の低減とを両立させる。 - 特許庁 - When image data LD1 to LD8 of the line buffer 2209 are determined in this way, combination circuit can decide the whole input signals up to an input signal of the code decision circuit 2204, and the final encoded data CODE1 to CODE8 can be obtained in one clock.
このようにラインバッファ２２０９の画像データＬＤ１〜ＬＤ８が確定するとコード決定回路２２０４の入力信号までの全てが組合わせ回路で決定することができ、１クロックで最終的な符号化データＣＯＤＥ１〜ＣＯＤＥ８を得ることができる。 - 特許庁 - A unit shift register SR includes a transistor Q1 for supplying a clock signal CLK to an output terminal OUT, a pull-up driving circuit 21 for driving the transistor, a transistor Q2 for discharging the output terminal OUT, and a pull-down driving circuit 22 for driving the transistor.
単位シフトレジスタＳＲは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１およびそれを駆動するプルアップ駆動回路２１と、出力端子ＯＵＴを放電するトランジスタＱ２およびそれを駆動するプルダウン駆動回路２２とを備える。 - 特許庁 - The present invention gives a low-cost, highly safe, and environment-friendly wake-up device which is simply installed by the window, which causes an alarm clock to make a noise at a time set by a reservation timer, and which causes a curtain or a window shade to be automatically opened by rotation of a motor.
本発明によれば、窓際に簡単に設置するだけで、予約タイマーで設定した時間に目覚まし時計が鳴り、モーターの回転によって自動でカーテンやブラインドが開く、低コストで安全性が高く、環境に配慮した目覚まし装置が提供される。 - 特許庁 - An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.
加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁 - A filtering processing based on a clock for noise cancellation processing of a predetermined fixed frequency (n Fso), generates noise cancellation signals with such signal characteristics to cancel outer noise components on the basis of input voice signals that is picked up by a microphone and includes the outer noise components.
所定の固定周波数（ｎ・Ｆｓｏ）のノイズキャンセル処理用クロックに基づいたフィルタ処理で、マイクロホンで収音された外部ノイズ成分を含む入力音声信号に基づいて、外部ノイズ成分をキャンセルする信号特性となるノイズキャンセル信号を生成する。 - 特許庁 - The automatic gain control circuit is provided with: a variable gain amplifier part 11 for controlling gains by a gain control signal; a count control signal generation part 12; an up-down counter 13; a gain control signal generation part 14; and a down-count clock signal generation part 15.
自動利得制御回路は、利得制御信号により利得が制御される可変利得増幅部１１と、カウント制御信号生成部１２と、アップダウンカウンタ１３と、利得制御信号生成部１４と、ダウンカウントクロック信号生成部１５とを備えている。 - 特許庁 - If a bigger blurring occurs for which motion compensation can not be made, the control unit 13 sets up the operation clock of the image coder 15 to the low speed, and narrows the search range for the motion vector in order to reduce of power consumption, and performs moving image recording by suppressing battery consumption at the sacrifice of the quality of the image.
動き補償しきれない程の大きな手ぶれが発生した場合には、動作クロックを低速に設定し、かつ動きベクトルの探索範囲を狭めて消費電力の低減を図り、画質を犠牲にして電池消耗を抑えた動画記録を行う。 - 特許庁 - A sleep control part 26 turns off an RF circuit 10, a fast clock 20, etc., by the commands given from a CPU 28 to shift them to sleep states and then wakes up them in each prescribed cycle, to intermittently confirm the presence or absence of incoming.
スリープ制御部２６は、ＣＰＵ２８からの指令によりＲＦ回路１０や高速クロック２０等をオフにしてスリープ状態に移行し、所定の周期でこれらをＷａｋｅＵｐして受信可能状態とし間欠的に着信の有無を確認する。 - 特許庁 - The transistors Tr1, Tr2 of the follower circuits 1, 3 are alternately turned on in response to the clock signal to be input from a signal input unit 15, and are operated to switch to connect the step-up capacitor C1 and to limit current cooperatively with resistors R5, R6, etc.
フォロア回路１，３のトランジスタＴｒ１，Ｔｒ２は、信号入力部１５から入力されるクロック信号に応じて交互にオンし、昇圧用のコンデンサＣ１の接続切り替えを行うとともに、抵抗Ｒ５，Ｒ６等と共働して電流制限を行う。 - 特許庁 - While a CPU 25 displays a time denoted by a clock circuit 24 on the liquid crystal display panel 12, the CPU 25 applies drive control to the solid-state image pickup device 14 to pick up the image of the object transmitted through the cells in an optical transmission state and the magic mirror 13.
ＣＰＵ２５は，計時回路２４の示す時刻を液晶表示パネル１２に表示する一方，固体撮像装置１４を駆動制御して，液晶表示パネル１２の光透過状態にあるセルおよびマジックミラー１３を透過した被写体の像を撮像する。 - 特許庁 - The data signal Data1 and the strobe signal Stb1 are latched by the flip-flop 26, 27 in response to a rising edge of a clock signal CLK1a to reduce a jitter generated by every part up to the level shift circuit 23, 24 and outputted to a driver circuit 28, 29.
データ信号Ｄａｔａ１，ストローブ信号Ｓｔｂ１は、フリップフロップ２６，２７によって、クロック信号ＣＬＫ１ａの立ち上がりエッジに応答してラッチされ、レベルシフト回路２３，２４までに発生したジッタ成分が除去されてドライバ回路２８，２９に出力される。 - 特許庁 - The address of a memory in which image data is stored is connected to an up/down counter, and a clock of an address counter is obtained in accordance with the width of a display area, the number of effective pixels, and the speed of a moving object, and increment or decrement of the address counter is determined by the direction of the moving object.
画像データが入っているメモリのアドレスをＵｐ／Ｄｏｗｎカウンターに接続し、表示域の幅、有効画素数と、移動物体の速度からアドレスカウンターのクロックを求め、移動物体の向きからアドレスカウンターのＵｐ、Ｄｏｗｎをきめる。 - 特許庁 - The semiconductor integrated circuit having the self-biasing type clock signal amplifier which generates the clock signal with the input voltage from an AC signal source 2 is provided with a voltage supply means comprising a reference voltage source 6 composed of an operational amplifier OP-Amp which abruptly varying a rise of a voltage by applying a bias voltage in addition to the voltage from the AC signal source 2 when the signal source 2 starts up.
交流信号源２からの入力電圧によりクロック信号を生成する自己バイアス型クロック信号増幅器を持つ半導体集積回路において、前記信号源２の立ち上げ時に、前記交流信号源２による電圧に加えてバイアス電圧を印加し電圧の立ち上がりを急峻に変化させるオペアンプＯＰ−Ａｍｐからなる基準電圧源６で構成された電圧供給手段を設けた。 - 特許庁 - An unevenness correction circuit includes: a first look up table (LUT) section 702 which is rewritable for each by a display pixel clock unit; a second LUT section 706 in which data is written by predetermined coding; and a correction data reproducing section 710 in which read data from the first LUT section 702 by the display pixel clock unit is reproduced as a grayscale correction data of a display pixel unit.
むら補正回路が、それぞれ表示画素クロック単位で書換え可能な第１のＬＵＴ部７０２と、データを所定の符合化により書き込む第２のＬＵＴ部７０６と、第２のＬＵＴ部７０６からデータを読み出して表示画素クロック単位で第１のＬＵＴ部７０２からの読み出しデータを表示画素単位の階調補正データとして再生する補正データ再生部７１０とを備える。 - 特許庁 - A receiving terminal device supervises the receiving amount of data accumulated in the receiving buffer 102, corrects the clock accuracy in a receiving terminal when there is a difference between the reference amount of data and build-up amount of data which are set beforehand, and changes the time accuracy appropriately.
受信端末装置において、受信バッファ１０２に蓄積されている受信データ量を監視し、あらかじめ設定された基準データ量と蓄積データ量との差がある場合には、受信端末内のクロック精度の補正を行い、時刻精度を適切に変化させる。 - 特許庁 - Intensity of a light beam in the image area is corrected in a desired pattern such that unevenness of density of an image is corrected in the main scanning direction of a light beam by switching the up/down signal SCUD between H and L thereby varying the frequency of the clock signal SCCLK.
このように、アップダウン信号ＳＣＵＤのＨ／Ｌを切り替え、クロック信号ＳＣＣＬＫの周波数を変化させることで、光ビームの主走査方向における画像の濃度ムラを補正するように、所望のパターンで画像領域における光ビームの強度を補正する。 - 特許庁 - By changing the generation timing of the latch signal ALATZ according to a set-up time to the clock signal CLK of the input signal ADD, reduction of a standby current is made to be compatible with prevention of a malfunction of the semiconductor memory by erroneous latch of the input signal ADD caused by insufficient setup.
入力信号ＡＤＤのクロック信号ＣＬＫに対するセットアップ時間に応じて、ラッチ信号ＡＬＡＴＺの生成タイミングを変えることで、スタンバイ電流の削減と、セットアップ不足による入力信号ＡＤＤの誤ラッチによる半導体メモリの誤動作の防止とを両立できる。 - 特許庁 - To provide a PIAFS(PHS Internet Access Forum Standard) protocol monitor unit and a PIAFS protocol monitor method that can extract a PIAFS frame by using PCM data for PIAFS data communication and a synchronizing clock and provide an environment of monitoring PIAFS communication data up to the PIAFS version 2.1.
本発明は、ＰＩＡＦＳデータ通信を行うＰＣＭデータと同期クロックとだけでＰＩＡＦＳフレームを抽出することができ、ＰＩＡＦＳ２．１版までのＰＩＡＦＳ通信データをモニタする環境を提供できるＰＩＡＦＳプロトコルモニタ装置およびＰＩＡＦＳプロトコルモニタ方法を提供する。 - 特許庁 - A state detection circuit 40 outputs a mode switching signal CS latching a lock detection signal S4 on the basis of the internal state signals RS, MS, clock signals RCK, MCK of a reference counter 22 and a main counter 24, and the pulse signals UP, DOWN of a phase comparator 23.
状態検出回路４０は、リファレンスカウンタ２２，メインカウンタ２４の内部状態信号ＲＳ，ＭＳ、クロック信号ＲＣＫ，ＭＣＫ、及び位相比較器２３のパルス信号ＵＰ，ＤＯＷＮに基づいてロック検出信号Ｓ４をラッチしたモード切替信号ＣＳを出力する。 - 特許庁 - In this support structure, when assembling a clock by integrating an inside frame 10, the head of a deformation abutting part 12b of the inside frame 10 abuts on the inner face 9a of a back lid 9, and an elastic deformation part 12d is deformed corresponding to assembling sizes of each part to form a state of pushing up the deformation abutting part 12b.
中枠１０を組み込んで時計を組み立てると、中枠１０の変形当接部１２ｂの先端は裏蓋９の内面９ａに当接し、各部品の組立寸法に応じて弾性変形部１２ｄが変形して、変形当接部１２ｂを押し上げる状態となる。 - 特許庁 - A control unit 13 sets up an operation clock of an image coder 15 to a low speed, and narrows a search range for a motion vector in order to reduce of power consumption, and performs moving image recording by suppressing battery consumption at the sacrifice of the quality of an image, when the battery remaining amount of a power source portion 12 is small.
制御部１３は、電源部１２の電池残量が少ないと、画像符号化部１５の動作クロックを低速に設定し、かつ動きベクトルの探索範囲を狭めて消費電力の低減を図り、画質を犠牲にして電池消耗を抑えた動画記録を行う。 - 特許庁 - Spurious components are reduced by summing up the polarity-inverted signal of the output signal of the circuit 16 and the output signal of the D/A converter 12, extracting changed amplitude components for every clock, and integrating the extracted changed amplitude components, thereby shaping a waveform.
このサンプルホールド回路１６の出力信号の極性反転信号とＤ／Ａコンバータ１２の出力信号とを合算してクロック毎の振幅変化成分を抽出し、抽出した振幅変化成分を積分することで波形整形を行い、スプリアス成分を低減させる。 - 特許庁 - The address counter 15a stops count-up operation by a test signal TEST, the parallel/serial converting circuit 23 synchronizes with a clock signal FADCK for test and outputs an address for read-out generated by the address counter 15a to the outside by the test signal TEST.
アドレスカウンタ１５ａはテスト信号ＴＥＳＴによりカウントアップ動作を停止し、パラレル／シリアル変換回路２３はテスト信号ＴＥＳＴにより、アドレスカウンタ１５ａにより生成された読み出し用アドレスをテスト用クロック信号ＦＡＤＣＫに同期して外部に出力する。 - 特許庁 - To provide a radio wave receiver and radio controlled clock capable of remarkably improving a follow-up ability of a radio wave receiving operation through automatic gain control accompanied with superfluous feedback, and also performing a radio wave reception so that variations in a signal amplitude or bias level of a demodulation signal is hardly caused.
過剰帰還を伴う自動利得制御によって電波受信動作の追従性を数段高めることができるとともに、復調信号の信号振幅やバイアスレベルのバラツキが余り生じないように電波受信を行える電波受信装置ならびに電波時計を提供する。 - 特許庁 - A count value of a frequency dividing counter 3 which determines a communication rate is compared with a value calculated from a difference between a falling delay and a start-up delay by a comparing circuit 4, and data are received with a coincident signal being made a data reception shift clock (S201), thereby enabling reception data to be captured at an optimum position.
通信速度を決定する分周カウンタ３のカウント値と、立下り遅延と立上り遅延の差から算出された値を比較回路４で比較し、一致した信号をデータ受信シフトクロック（Ｓ２０１）としてデータを受信することで、最適の位置で受信データを取り込むことが実現できる。 - 特許庁 - This synchronous counter circuit for outputting a count data while synchronized with a clock includes a count data generating means 12 for determining which is a before- or after-position of an leading-up edge in a measured signal, using a timing signal as a reference, and for adding a determination result therein to the count data to be output.
クロックに同期してカウントデータを出力する同期カウンタ回路であって、被測定信号の立ち上がりエッジがクロックの任意のタイミングを基準に前に位置するか後ろに位置するかを判別し、当該判別結果をカウントデータに付加して出力するカウントデータ生成手段（１、２）を設ける。 - 特許庁 - By means of providing this compensation and the required clock synchronization, the new system can achieve rates up to 64,000 bits-per-second and has broad utility in several active areas including wideband audio transmission, video transmission, networking, facsimile transmission, and remote computer access.
この補償と必要とされるクロックの同期を可能にするための手段により、新しいシステムは６４，０００ｂｐｓまでの速度を達成することができ、広帯域のオーディオ送信、ビデオ送信、ネットワーキング、フアクシミリ送信およびリモート・コンプュータ・アクセスを含むいくつかの活発な領域に広範な用途を持つ。 - 特許庁 - After starting boosting by a step-up transformer 61 by outputting a clock signal FCT1 from an MPU 50 and making an N channel MOSFET 62 perform switching operation, a clock signal FCT 2 is effectively transmitted to the MOSFET 62 or is disabled according to whether or not an AC detection circuit 67 detects that the AC component of the voltage on the primary side of the transformer 61 exists.
ＭＰＵ５０からクロック信号ＦＣＴ１を出力してＮチャネルＭＯＳＦＥＴ６２をスイッチング動作させて昇圧用トランス６１による昇圧が開始された後において、交流検知回路６７により昇圧用トランス６１の一次側の電圧の交流成分が存在する旨検出されたか否かに応じて、それぞれＮチャネルＭＯＳＦＥＴ６２にクロック信号ＦＣＴ２を有効に伝達させ、あるいは無能化する。 - 特許庁 - To provide a semiconductor laser drive apparatus in which current applied to a semiconductor laser is optimally corrected depending on respective conditions such as a pixel clock in an image forming device and semiconductor laser light amount with a simple configuration, so as to make up for oscillation delay of the semiconductor laser, and to obtain an output waveform suppressing rounding thereof.
半導体レーザに印加する電流を、画像形成装置の画素クロックや、半導体レーザ光量の条件ごとに最適な補正を簡単な構成で行うことにより、半導体レーザの発振遅延を補い、且つ、鈍りを抑制した出力波形が得られる半導体レーザ駆動装置を提供すること。 - 特許庁
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