「clock up」を含む例文一覧(423)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- When the clock of a polygon motor is switched to 400 dpi in the follow-up mode (2), scanning time of one line is prolonged gradually and settled at the scanning time of 400 dpi.
追従モードの で、ポリゴンモータのクロックを４００ｄｐｉに切り換えると、１ラインの走査時間は徐々に長くなり、４００ｄｐｉの走査時間に安定する。 - 特許庁 - To stabilize and speed up rise and fall in specified voltage according to a clock signal, concerning a switching regulator type voltage boosting and dropping circuit.
本発明は、スイッチングレギュレータ型昇降圧回路に関し、クロック信号に従った所定の電圧の昇圧又は降圧について安定化と迅速化とを図ることを目的とする。 - 特許庁 - To provide an electron beam lithography apparatus to produce an information recording master disk by precisely setting up the clock frequency in a simple circuit.
簡単な回路等により高精度でクロック周波数の設定を行うことにより、情報記録媒体の原盤を作成する電子ビーム描画装置を提供する。 - 特許庁 - Hereby, it becomes possible to dull the rise waveform and the fall waveform of positive phase clock pulses ϕ to be supplied to the charge pump circuit 10 of the step-up circuit.
これにより、当該昇圧回路のチャージポンプ回路１０に供給される正相クロックパルスφの立ち上がり波形および立ち下がり波形を鈍らせることが可能となる。 - 特許庁 - When a tuning mode signal VTUNE is activated, a control clock signal TCLK is outputted, and a counter 152 counts up tuning signals TSIG1-TSIG4.
チューニングモード信号ＶＴＵＮＥを活性化すると制御クロック信号ＴＣＬＫが出力されカウンタ１５２はチューニング信号ＴＳＩＧ１〜ＴＳＩＧ４をカウントアップする。 - 特許庁 - At the loop back test time, a clock signal selected by the clock selection circuit is used as a transmission clock, the transmission data is turned up by an input-output terminal and is input into a receiving circuit, data from the receiving circuit is input into the CDR circuit, and a comparing circuit compares reproduced data from the CDR circuit with expected value data, thereby performing the test.
ループバックテスト時、クロック選択回路で選択されたクロック信号が送信クロックとして用いられ、送信データは入出力兼用端子にて折り返されて受信回路に入力され受信回路からのデータがＣＤＲ回路に入力され、比較回路はＣＤＲ回路からの再生データと期待値データの比較を行うことでテストが行われる。 - 特許庁 - When the multiplexing data, where one kind or a plurality of kinds of data, including the video data are multiplexed, are reproduced, a reference clock is initialized by the decode start time information of the video data, when the automatic count-up of the reference clock is started; and decode start time is compared with the time of the reference clock for controlling the synchronization of the decode of a decoding means.
ビデオデータを含む１種類のデータ又は複数種類のデータを多重化した多重化データを再生するとき、基準時計の自動カウントアップを開始する際に、基準時計をビデオデータのデコード開始時刻情報で初期化すると共に、デコード開始時刻と基準時計の時刻とを比較して復号化手段のデコードの同期を制御する。 - 特許庁 - To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.
入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁 - The step-up/down circuit is also provided with: a clock generating circuit 13 generating step-up/down clocks different in timing; and a switch control part 12 controlling switching of the transistors 2 and 7 so that output voltage is negative feedback-controlled to target output voltage, based on step-up/down clocks.
さらに、タイミングの異なる昇圧及び降圧クロックを生成するクロック生成回路１３と、昇圧及び降圧クロックに基づいて、出力電圧を目標出力電圧に負帰還制御するように、トランジスタ２及び７の切り替え制御を行うスイッチ制御部１２と、を備える昇降圧回路。 - 特許庁 - Consequently, by compensating for mismatching of current amounts between the supply current source and the discharge current source of the charge pump after the locked state, it is possible to compensate for the phase difference between the input clock signal and the output clock signal, thereby also compensating for the phase difference between the up signal and the down signal.
従って、ロック状態後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償でき、これによりアップ信号とダウン信号間の位相差も補償できる。 - 特許庁 - The counter circuit 219 counts inputted error signals 237 based on a transmission error clock signal 224 when it is in a count-up mode, stops counting when it is in a shift mode, and outputs a counted quantity of generation of transmission errors by the shape of a serial shift-out signal 226, along with an input start of a shift clock 227.
エラーカウンタ回路２１９は、カウントアップモード時には伝送エラークロック信号２２４を基に入力されるエラー信号２３７をカウントし、シフトモード時にはカウントを停止してシフトクロック２２７の入力開始とともにカウントされた伝送エラー発生量をシリアルなシフトアウト信号２２６で出力する。 - 特許庁 - A CLK (clock)/power supply control circuit 9 performs an operation switching a clock frequency from a high frequency to a low frequency when the comparison in the circuit 8 indicates the temperature of the CPU 1 becomes higher and next switches a power supply voltage from a high voltage to a low voltage when a timer 12 counts up.
ＣＬＫ／電源制御回路９は、比較回路８の比較結果が、ＣＰＵ１の温度が大になった時、クロック周波数を高周波から低周波に切り換える動作を行い、次いで、タイマ１２がカウントアップした時点で電源電圧を高電圧から低電圧に切り換える。 - 特許庁 - A phase variable 2nd clock 108B is generated at the same frequency of the sampling clock 108 from an output of a PLL circuit 4A, and the number of pulses from the changed point of the reproducing horizontal synchronization signal up to that of the data existence signal is counted by the two clocks 108, 108B at the same time.
ＰＬＬ回路４Ａの出力から、サンプリングクロック１０８と同一周波数で位相可変の第２のクロック１０８Ｂを生成し、再生水平同期信号の変化点からデータ有無信号の変化点までのパルス数を２つのクロック１０８，１０８Ｂで同時にカウントする。 - 特許庁 - The memory macro 10 is controlled by receiving a branch control signal which is developed based on the count-up signal developed by the clock counter, and it includes a branch control circuit 11 for branching the fuse data to be transferred from the fuse box and the transferring clock to a plurality of transfer routes 121, 122.
メモリマクロ１０は、クロックカウンタで生成されるカウントアップ信号に基づいて生成される分岐制御信号を受けて制御され、フューズボックスから転送されるフューズデータおよび転送用クロックを複数の転送経路１２１，１２２へ分岐させる分岐制御回路１１を有する。 - 特許庁 - The movement of data is further improved by setting up complete reading of four banks and complete writing of four banks by a network processor in each repeat of a DRAM time clock.
データの移動は、ＤＲＡＭタイム・クロックの繰り返しごとにネットワーク・プロセッサによって４バンクの完全「読み出し」と４バンクの完全「書き込み」を設定することによって、さらに改善される。 - 特許庁 - By this method, in a mixer 15 for the up-converting, frequency variation components of the sampling clock are canceled, and an output carrier signal with high stability of frequency is obtained.
これにより、アップコンバート用のミキサ１５において、サンプリングクロックの周波数変動成分が打消されて、周波数安定度の高い出力搬送波信号が得られることになる。 - 特許庁 - Carrier generating parts are provided separately for each phase of a U phase, a V phase, and a W phase, and each carrier generating part has an up/down counter which counts clocks outputted from a clock generator.
Ｕ相、Ｖ相、Ｗ相の各相ごとにキャリア発生部が設けられ、それぞれのキャリア発生部はクロック発生器から出力されるクロックを計数するアップダウンカウンタを有する。 - 特許庁 - This PLL circuit has a phase comparator 3 for comparing an inputted time stamp with a frequency division value of a reproduced clock, an up/down counter 5, an adder 6 for feedbacking an output and an analog PLL 7.
入力されるタイムスタンプと再生クロックの分周値を比較する位相比較器３と、アップダウンカウンタ５と、出力をフィードバックした加算器６と、アナログＰＬＬ７を有する。 - 特許庁 - During low-speed handling of a needle, a boosting clock-up signal transmitted to increase boosting capacity and a boosting magnification is increased (S24), thus increasing a system drive voltage.
低速運針中には、昇圧の能力を高めるための昇圧クロックアップ信号を送信し、昇圧倍率アップを行うことによりシステム駆動電圧を上昇させることができる。 - 特許庁 - To output the phase difference between a data input signal DI and a clock input signal CI with high accuracy when the phase difference is outputted as the difference of a pulse width between an UP signal and a DOWN signal.
データ入力信号ＤＩとクロック入力信号ＣＩの位相差をＵＰ信号とＤＯＷＮ信号のパルス幅の差として出力するとき、高い精度で出力する。 - 特許庁 - It is inputted as an initial value of a clock function circuit 21 already mounted on the image pickup device, and thus the accurate time can be mixed in a picked-up video signal.
そして、撮像装置に既に搭載されている時計機能回路２１の初期値として入力することにより、正確な時刻を撮影した映像信号に混合することが可能となる。 - 特許庁 - To provide a phase difference detection correction circuit without carelessly extending a time up to phase synchronization when an external network is interrupted without the need for a clock interruption detection circuit.
クロック断検出回路を必要とすることなく、外部網が断となった場合に、位相同期までの時間を不用意に長引かせることのない位相差検出補正回路の提供。 - 特許庁 - When reproduced data are delayed with respect to recorded data, supply of the clock SCK to the encoder is temporarily stopped and is put into a standby until the reproduced data catch up with the recorded data.
再生データが記録データに対して遅れていたとき、エンコーダへのシステムクロックＳＣＫの供給を一時的に停止して再生データが記録データに追い付くまで待機させる。 - 特許庁 - To provide a semiconductor integrated circuit that has no parasitic motion such as latch-up and outputs a DC voltage boosted by a clock input signal, and a voltage boosting method using the same.
クロック入力信号により昇圧されたＤＣ電圧を出力するラッチアップ等の寄生動作のない半導体集積回路及びそれを用いた電圧昇圧方法を実現する。 - 特許庁 - Receiving data from an optical disk and an internal clock from a frequency divider 17, a phase comparator 10 outputs its phase difference information as an UP signal and a DOWN signal.
位相比較器１０に光ディスクからのデータと分周器１７からの内部クロックが入力されると、その位相差情報はＵＰ信号とＤＯＷＮ信号として出力される。 - 特許庁 - Moreover, since electric signals to be handled rangers from a DC up to a difference frequency between the optical signal data string and the optical clock signal, the optical receiver can avoid various problems peculiar to high-speed electric signals.
また取り扱う電気信号は直流から光信号データ列と光クロック信号の差周波数までの範囲のため，高速電気信号特有の諸問題を回避できる。 - 特許庁 - If it is detected, however, that the divided voltage VO2 of the stepped-up voltage VO1 is lower than the reference voltage VR1, the frequency dividing operation of the 1st clock signal is started.
一方、昇圧電圧ＶＯ１の分圧ＶＯ２が基準電圧ＶＲ１より低くなることが検出されると、直ちに第１のクロック信号の分周を始めるように動作を行う。 - 特許庁 - Raised ϕ2 is pulled up to a potential between Vp and 0 by charging the clock signal line 10-2 from the capacitor C before Vp is applied from a BUF2.
次に立ち上げられるφ2は、ＢＵＦ2からＶpを印加される前に、クロック信号線１０-2がコンデンサＣから充電されることにより、Ｖpと０との間の電位まで引き上げられる。 - 特許庁 - Thereafter, a disk recording section 19 records the HD signal supplied from the camera 2 or the HD signal resulting from being up-converted from the SD signal to a disk recording medium on the basis of an operating clock signal.
その後、ディスク記録部１９が、カメラ２から供給されたHD信号、または、SD信号がアップコンバートされたHD信号を、動作クロック信号に基づいてディスク記録媒体に記録する。 - 特許庁 - To provide a highly versatile variable frequency clock circuit or the like, which can perform acceleration/deceleration at different acceleration speeds up to various target frequencies, in a relatively simple constitution.
比較的簡単な構成で、多種多様の目標周波数まで異なる加速度で加減速させることができ、汎用性の高い周波数可変クロック出力回路等を提供する。 - 特許庁 - The control part 110 outputs a control signal RSP for establishing a pull-up voltage level of the data terminal SDA at a low voltage level in the m-th clock cycle (m is an integer of 1≤m≤n), among the first to n-th clock cycles (n is an integer of ≥2) input to the clock terminal SCK, corresponding to ID information of the memory device 100.
制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）のクロックサイクルにおいて、プルアップされたデータ端子ＳＤＡの電圧レベルを低電位レベルに設定するための制御信号ＲＳＰを出力する。 - 特許庁 - An holdover part is provided a memory 15, a frame counter 11, an up/down counter 12, an up/down control circuit 13, a control part 14, and a decoder circuit 16, thus obtaining this digital DLL device for suppressing the fluctuation of the clock frequency in trouble with the relatively small memory capacity.
ホールドオーバー部は、メモリ１５と、フレームカウンター１１と、アップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、コントロール部１４と、デコーダ回路１６を有し、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧するデジタルＰＬＬ装置が得られる。 - 特許庁 - The feedback module receives a trigger signal of the feedback module of a previous stage and a clock signal, pulls up a level of a first node which becomes a pull-up node, and outputs a feedback signal to a shift register of a previous stage and a trigger signal to the feedback module of a next stage.
前記フィードバックモジュールは上段のフィードバックモジュールのトリガー信号とクロック信号を受信して、プルアップノードとなる第1のノードのレベルをプルアップし、且つ上段のシフト・レジスタにフィードバック信号を出力し、下段のフィードバックモジュールにトリガー信号を出力する。 - 特許庁 - The change is realized by setting up the start and stop duty cycles for forming a ratio for determining a pair of clock frequency bands for changing a PWM signal to respectively different values and setting up the parameters of new start and stop duty cycles.
これは、ＰＷＭ信号を変更するための１組のクロック周波数を決定する比を形成する開始デューティサイクルと停止デューティサイクルとを異なるものにし、新しい開始デューティサイクルおよび停止デューティサイクルのパラメータを設けることにより、実現される。 - 特許庁 - When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17.
さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。 - 特許庁 - When a start lever is operated, random numbers generated by a random-number generating circuit 115, being composed of two bytes counter circuit which adds up a value of one each at every time a clock pulse is inputted, are loaded into RAM 112.
スタートレバーが操作されると、クロックパルスが入力される度に値が１ずつ加算される２バイトのカウンタ回路からなる乱数発生回路１１５の発生する乱数がＲＡＭ１１２に取り込まれる。 - 特許庁 - The disconnection is detected based on an output from the D-type flip-flop 6, using the leading-up of a PWM signal from a PWM signal generation circuit 3 as a clock of the D-type flip-flop 6.
そして、ＰＷＭ信号発生回路３からのＰＷＭ信号の立下りをＤ型フリップフロップ６のクロックとして、Ｄ型フリップフロップ６の出力に基づいて断線検出を行う。 - 特許庁 - The maintenance port is constituted, so that write-in operation is set up at the time of the start of the clock cycle and write-in operation is performed at the time of the finish of retrieving operation and at the time of the start of retrieving precharge operation.
メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、検索動作の終了時および検索プリチャージ動作の開始時に書き込み動作を実行するように構成されている。 - 特許庁 - A control CPU18 reads the count value of the up counter 21 via an image print setting register 19 and determines whether or not a normal reference clock CLK1 for image printing is supplied.
制御用ＣＰＵ１８は、画像印字設定レジスタ１９を介して、アップカウンタ２１のカウント値を読み取り、正常な画像印字用の基準クロックＣＬＫ１が供給されているか否かを判定する。 - 特許庁 - To stop supply of a clock to a second computation means, in an information-processing device, when the start-up processing of the second computation means is completed during operation of a first computation means.
情報処理装置において、第１の演算手段の起動中で第２の演算手段の起動処理が完了している間に、第２の演算手段に対してクロックの供給を停止すること。 - 特許庁 - A post-stage signal processing section 21 then performs decoding processing on the bit string, thereby adding the count value of the up/down counter 223 due to the high-speed clock CLK as an output value of a much lower-order bit.
そして、このビット列を後段の信号処理部２１でデコード処理することにより、高速クロックＣＬＫによるアップ／ダウンカウンタ２２３のカウント値にさらに下位ビットの出力値として追加する。 - 特許庁 - To provide a PLL control circuit with a reduced circuit scale and easily built up in a circuit for recovering a rate clock of a TS packet signal included in a received DVB-ASI signal.
受信したＤＶＢ−ＡＳＩ信号に含まれるＴＳパケット信号のレートクロックを再生するための回路において、回路規模を削減し且つ容易に構築可能なＰＬＬ制御回路を提供する。 - 特許庁 - The calculated frequency shift from the frequency shift look-up table corrects the nominal pixel clock frequency and corrects the measured scanning linearity of ROS by the modulation of the light beam.
周波数偏移ルックアップテーブルからの計算済みの周波数偏移は、公称ピクセル・クロック周波数を修正して光ビームの変調によるＲＯＳの測定済み走査線形性を補正する。 - 特許庁 - The maintenance port is configured to set up the writing operation at the start time of the clock cycles and to perform the writing operation at the end time of the retrieval operation and at the start of the retrieval precharge operation.
メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、検索動作の終了時および検索プリチャージ動作の開始時に書き込み動作を実行するように構成されている。 - 特許庁 - To simplify the configuration of a rate converting device provided with the functions of two rate converters of a down rate converter and an up rate converter for exchanging data between digital circuits operating at two different clock rates.
２つの異なるクロックレートで動作するディジタル回路間でデータを受け渡しするためのダウンレートコンバータとアップレートコンバータの２つのレートコンバータの機能を備えるレート変換装置の構成を簡略化する。 - 特許庁 - To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal.
ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。 - 特許庁 - On this instance, each driving IC DRV transmits printing data on both rising-up edge and falling-down edge of the inputted differential clock signals HD-CLK-P and HD-CLK-N.
このとき、各駆動ＩＣ ＤＲＶは、入力される差動クロック信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎの立ち上がりエッジと立ち下がりエッジとの双方で印刷データの転送を行う。 - 特許庁 - To set dates and times without requiring a special time server for distributing time information in an apparatus having a printer function without a clock function backed up by a battery.
電池によってバックアップされた時計機能を持たないプリンタ機能を有する装置において、時刻情報を配信するための特別な時刻サーバを必要とせずに、日付や時刻の設定を可能にする。 - 特許庁 - Since the optical output of the discharge lamp is prevented from lowering from 25% of the rated output after the wake-up clock time t1, the load on its filament is small, thereby preventing the lifetime of the discharge lump from shortening.
起床時刻ｔ１以後において放電灯の光出力が定格出力の２５％よりも低下されないので、フィラメントに対する負荷が小さく放電灯の寿命の短縮が防止される。 - 特許庁 - A counter 52 is a counter, in which an initial value is set to '1' and an upper limit value is set to '4', and counts up a count value held in a flip-flop 51 like 1-4 and 1-4 synchronously with a clock signal.
カウンタ５２は、初期値が『1』に設定され、上限値が『4』に設定されたカウンタであり、クロック信号に同期してフリップフロップ５１に保持されているカウント値を1-4,1-4というようにカウントアップする。 - 特許庁
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