「clock up」を含む例文一覧(423)

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  • A time stamp extracting means extracts a time stamp from an inputted data packet and a frequency dividing means divides a system clock up to the cycle of the time stamp and outputs the obtained divided frequency.
    タイムスタンプ抽出手段が入力したデータパケットからタイムスタンプを抽出し、分周手段がシステムクロックをタイムスタンプの周期まで分周して、その分周した分周値を出力する。 - 特許庁
  • To provide a semiconductor integrated circuit controlling so that supply of clock or stoppage of supply to a function block is properly carried out in situations such as waking up, operation completion, or resetting.
    ウエイクアップ時、動作完了時、またはリセット時などの場面において、機能ブロックへのクロックの供給または供給の停止が適切に行なわれるように制御する半導体集積回路を提供する。 - 特許庁
  • Each of the two arithmetic processing circuits 2, 3 outputs time-up signals TUPa, TUPb to the other arithmetic processing circuits 3, 2 on the basis of time measurement of the clock signal CLK0.
    ２つの演算処理回路２，３は、それぞれ、クロック信号ＣＬＫ０による計時に基づいて、一定の周期で計時完了信号ＴＵＰａ，ＴＵＰｂを他方の演算処理回路３，２に出力する。 - 特許庁
  • A pull up drive circuit 21 which drives the transistor Q1 is provided with: a transistor Q3 supplying a clock signal CLK to a node N1 connected with the gate of the transistor Q1; and a booster circuit of the node N1.
    トランジスタＱ１を駆動するプルアップ駆動回路２１は、トランジスタＱ１のゲートが接続するノードＮ１にクロック信号ＣＬＫを供給するトランジスタＱ３と、ノードＮ１の昇圧回路とを備える。 - 特許庁
  • Note: Looking up return types involves a trip to the index, which can take time, so during type analysis the IDE looks at the clock and after a second or two has elapsed it aborts type computation.
    注: 戻り値の型を検索する際、索引も検索します。 これには時間がかかる可能性があるため、型分析の間、IDE は時間を見て、1 秒か 2 秒経過したあと、型の計算中止します。 - NetBeans
  • The communication section 14 transmits a synchronized signal before transmitting the serial signal, and the communication section 22 sets up a communication clock for serial communication on the basis of length of the synchronized signal received from the communication section 14.
    通信部１４は、シリアル信号を送信する前に同期信号を送信し、通信部２２は、通信部１４から受信した同期信号の長さに基づいて、シリアル通信の通信クロックを設定する。 - 特許庁
  • To provide a portable terminal incorporating a photographing function, which can provide a visually excellent picked-up image without spreading the change in lightness of the picked up image over a plurality of frames even when a frequency of a clock signal is switched, and to provide its luminance control method.
    クロック信号の周波数が切り換わった場合でも、撮像画像の明るさの変化が少なくとも複数フレームにまで伝播せず、視覚的に良好な撮像画像を得ることができる撮像機能内蔵携帯端末装置及びその輝度制御方法を提供する。 - 特許庁
  • Before executing step-up after a clock inputted to the step-up cells in the K-th row transits from "L" to "H", therefore, a charge transfer transistor can be changed from a conductive state to a non-conductive state, thereby preventing a charge backflow via the charge transfer transistor.
    これにより、Ｋ列目の昇圧セルに入力されるクロックが「Ｌ」から「Ｈ」に遷移して昇圧を実施する前に、電荷転送トランジスタを導通状態から非導通状態に遷移させることが可能となり、電荷転送トランジスタを介した電荷の逆流を防止することができる。 - 特許庁
  • A counter 36 sets a count value to zero to up-count a clock CLK, when an up-down command signal SUD is changed from L to the H and when the edge signal SE2 comes to the H, and is brought into down-count when the edge signal SE1 comes to the H after one period of the angular signal NE.
    カウンタ３６は、アップダウン指令信号ＳＵＤがＬからＨに変化してエッジ信号ＳＥ２がＨになると、カウント値を０にリセットしてクロックＣＬＫをアップカウントし、角度信号ＮＥの１周期後にエッジ信号ＳＥ１がＨになるとダウンカウントに転じる。 - 特許庁
  • Each period of an angle signal NE is measured by up-counting a clock CK0 by using a counter 26, and the count value is down-counted at the rate of 1/K of up-counting by using a counter 29, to thereby detect a standard position (chipped tooth part 32b) as a borrow signal BO.
    カウンタ２６を用いてクロックＣＫ０をアップカウントすることにより角度信号ＮＥの各周期を計測し、そのカウント値をカウンタ２９を用いて上記アップカウントの１／Ｋの割合でダウンカウントすることにより、ボロー信号ＢＯとして基準位置（欠歯部分３２ｂ）を検出する。 - 特許庁
  • The alarm clock 1 displays current time on a time display part 12 and the alarm time set up on an alarm time display part 13 generates alarm signals controlled by a clock control part 11 when the current time coincides with the alarm time, and provides time service by a buzzer or the like via an output part 15 for alarms.
    目覚し時計１は、時計制御部１１に制御されて時刻表示部１２に現在時刻を表示し、目覚し時刻表示部１３に設定された目覚し時刻を表示し、現在時刻と目覚し時刻とが一致した時にアラーム信号を発し、アラーム出力部１５を介してブザー等による報時を行う。 - 特許庁
  • An F/F element 31 provided in an output control circuit 30 of the pulse train generator 100 receives a clock signal CL from a reference clock generating circuit 10, and inverts an output signal from the pulse train generator 100 in each time of leading-up of the signal CL to generate each pulse for constituting a definite pulse train G.
    パルス列生成装置１００の出力制御回路３０に備えたＦ／Ｆ素子３１は、基準クロック生成回路１０からクロック信号ＣＬを受け、この信号ＣＬが立ち上がる度に、パルス列生成装置１００の出力信号を反転させて有限パルス列Ｇを構成する各パルスを生成する。 - 特許庁
  • The power source of a communication means such as S.S. communication device 36 is switched on or switched off in a constant cycle, and with a wake-up signal from a communication means received a signal from the outside, the CPU 37 switches from the low speed clock 37A to the high speed clock 37B to transmit the individual-related information.
    また、Ｓ．Ｓ．通信器３６等の通信手段の電源を一定周期で入切制御するとともに、外部からの信号を受信した通信手段からのウェイクアップ信号によりＣＰＵ３７を低速クロック３７Ａから高速クロック３７Ｂに切り換えて個体関連情報の送信処理を行う。 - 特許庁
  • Even when wiring for a counter clock and a gate signal used for the AD conversion count processing is wired up to the AD conversion processing section, it is easy to adopt a contrivance for lowering the frequency of the counter clock and the gate signal, and problems of noise and power consumption caused by the wiring of the wires can easily be reduced.
    ＡＤ変換用のカウント処理に使用されるカウンタクロックやゲート信号をＡＤ変換処理部まで配線する場合でも、カウンタクロックやゲート信号の周波数を低くする仕組みを採ることが容易であり、この配線の引回しに起因した雑音や消費電力の問題を低減することが容易に実現できる。 - 特許庁
  • From an input signal 42 that is a burst signal where a known data pattern is inserted thereto in each frame in advance, a re-timing circuit 50 generates a clock signal 51 and a data signal 52 synchronously with the clock signal 51, and a counter in an AGC control circuit 57 counts up every time a data pattern detection circuit 55 detects the known data patter from the data signal 52.
    予め既知のデータパターンがフレームごとに挿入されたバースト信号である入力信号４２から、リタイミング回路５０でクロック信号５１とこれに同期したデータ信号５２とを生成し、データパターン検出回路５５でデータ信号５２から既知のデータパターンを検出するたびに、カウンタ６６によりカウントアップする。 - 特許庁
  • This incremental signal processing method and device therefor are constituted so as to perform highly accurate twice reading by being driven by the optimal driving clock signal 5 up to a high speed from a low speed by changing a frequency of the driving clock signal 5 for driving the twice reading circuit part 1 according to a rotating speed of an incremental signal 3.
    本発明によるインクリメンタル信号処理方法及び装置は、インクリメンタル信号(3)の回転速度に応じて２度読み回路部(1)を駆動する駆動用クロック信号(5)の周波数を変えることにより、低速から高速まで最適な駆動用クロック信号(5)で駆動して高精度の２度読みを行う構成である。 - 特許庁
  • The antenna for a radio-controlled clock includes a core composed of a coil and a magnetic material for winding up the coil, a core extension part magnetically coupled with the core, and a shielding part magnetically coupled with the extension part.
    本発明の電波修正時計用アンテナは、巻線とこの巻線を巻きつける磁性材料からなるコアと、このコアと磁気的に結合してなるコア延長部と、この延長部に遮蔽部を設けている。 - 特許庁
  • To provide a laser distance measuring apparatus by which a distance can be measured with high accuracy by a method wherein the time up to the detection of reflected waves from the emission of a pulse-shaped laser beam to an object is measured by using a comparatively low cycle clock.
    対象物へのパルス状レーザ光の発射から反射波の検出までの時間測定を、比較的低周期のクロックを使用して高精度の距離測定を可能にするレーザ測距装置を提供すること。 - 特許庁
  • Consequently, since a step-up voltage can be recovered quickly if a voltage drop occurs due to output of a current and electric charge, and the number of occurrences of clock generation can be decreased, the power consumption can be suppressed.
    従って、電流、電荷の出力により電圧降下が生じた場合、迅速に昇圧電圧を回復することができ、また、クロック発生回数を減ずることができるので、消費電力を抑制することができる。 - 特許庁
  • In a state with the converter being under or near a highest output state, resetting operation of a reset circuit 25 is stopped by the error signal from the error amplifier 12, and a counter 26 counts up clock signals.
    コンバータの最大出力状態もしくはこれに近い状態においては、誤差増幅器１２からのエラー信号によって、リセット回路２５のリセット動作が停止され、カウンター２６はクロック信号をカウントアップする。 - 特許庁
  • By using a data input path independent of a clock in an integrated circuit device incorporating a random access memory array, data written in the array is rippled through to all banks all the way up to a local write circuitry.
    ランダムアクセスメモリアレイを内蔵する集積回路装置にクロックと独立のデータ入力経路を用いることで、アレイに書込まれたデータをすべてのバンクを通ってローカル書込回路にまでリップルさせることが可能となる。 - 特許庁
  • The PWM generating part 9 synchronizes the standing-up or standing-down of the multiplied clock inputted from the PLL part 8, and forms pulse signals (PWM values=1, 2, ... 12) having 12 kinds of different pulse widths.
    ＰＷＭ発生部９は、ＰＬＬ部８から入力された逓倍クロックの立上がり又は立下りのタイミングに同期して、１２通りの異なるパルス幅を有するパルス信号（ＰＷＭ値＝１、２、…、１２）を生成する。 - 特許庁
  • Then the host controller stops the supply of the clock signal SDCLK to the memory card in a read data queuing time from the reception of a response to the read command CDCMD from the memory card up to the reading of data.
    この後、ホストコントローラは、リードコマンドに対する応答をＳＤメモリカードより受けてからデータが読み出されるまでのリードデータ待ち時間中に、ＳＤメモリカードへのクロック信号ＳＤＣＬＫの供給を停止させる。 - 特許庁
  • When the count value is set up, the counter 14 starts the counting operation of clock signals from a ring oscillation circuit 11, and every time that the count value coincides with the set value, outputs a signal indicating the coincidence.
    出力信号生成用カウンタ１４は、その設定がされると、リング発振回路１１からのクロック信号の計数動作を開始し、その計数値が設定値に一致するたびに、その旨の信号を出力する。 - 特許庁
  • An IC chip 20 is made up of a PLL(phase-lock loop) circuit 3 for supplying a system clock, a logic circuit 4 to be tested at an actual operation speed, and a BIST circuit 5 for compression-storing a test result as test result data 17.
    ＩＣチップ２０は、システムクロックを供給するＰＬＬ回路３、実動作速度によるテストされる論理回路４、及び、テスト結果をテスト結果データ１７として圧縮格納するＢＩＳＴ回路５で構成される。 - 特許庁
  • When the clock CLK of an input terminal 1 is a voltage VDD, the voltage 3VDD outputted from a sub-step-up circuit SV is added to a capacitor C1 via an FET-D1, and the capacitor C1 is, thereby, charged by the 3VDD.
    入力端子１のクロックＣＬＫが電圧ＶDDの時は、サブ昇圧回路ＳＶから出力される電圧３ＶDDがＦＥＴ・Ｄ１を介してコンデンサＣ１へ加えられ、これによりコンデンサＣ１が３ＶDDに充電される。 - 特許庁
  • To solve a problem of a conventional mobile communication system, where an operating clock frequency of a data processing section is reduced to decrease production of a noise from the data processing section, whose data processing cannot catch up with high-speed data processing resulting in causing disabled high-speed data communication.
    データ処理部からのノイズの発生を低下させるためにデータ処理部の動作クロック周波数を低下させる従来システムでは、高速データ処理をすると、データ処理が間に合わず、高速データ通信ができない。 - 特許庁
  • This memory is provided with a self-oscillation counter test circuit 5 in which an oscillation clock SFCI used for a refresh address counter circuit 2 is counted up and the counted result is outputted to an external terminal for monitoring through an interface circuit 3.
    リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩをカウントアップし、インターフェース回路３を介してモニタ用外部端子にカウント結果を出力するセルフ発振カウンタテスト回路５を設ける。 - 特許庁
  • Moreover, the information of the separating section 2, the built-in clock 3, and the device unique information providing section 4 are collected up by an additional information synthesis section 5, and this additional information is encoded by a two-dimensional code section 6 or a pattern code section 7.
    また、付加情報合成部５により分離部２、内臓時計３、装置固有情報提供部４の情報がまとめられ、この付加情報を二次元コード部６又は地紋コード部７がコード化する。 - 特許庁
  • An alarm device 1 is composed of an alarm clock 5 that has an ON/OFF switch for generating an alarm sound at preset time and is connected to a commercial power supply and a lighting device 2 that is connected to the ON/OFF switch of the alarm clock 5 and lights up at preset time or at time earlier than it.
    あらかじめ設定された時間に目覚まし音を出すことができるＯＮ・ＯＦＦスイッチが設けられた商用電源に接続された目覚まし時計と、目覚まし時計のＯＮ・ＯＦＦスイッチに接続された、あらかじめ設定された時間あるいはその時間よりも早い時間に点灯する照明装置とで目覚まし装置を構成している。 - 特許庁
  • In an engine ECU generating a multiply clock of which cycle is "1/multiplied number" of cycle of the crank signal from the crank signal of pulse line of each predetermined angle interval corresponding to rotation of a crankshaft and counting up the crank counter indicating rotation angles of the crankshaft by the multiply clock, the crank counter consists of a high order counter 11a and a low order counter 11b.
    クランク軸の回転に対応した所定角度間隔毎のパルス列のクランク信号から、周期が該クランク信号の周期の「１／逓倍数」である逓倍クロックを生成し、該逓倍クロックにより、クランク軸の回転角度を表すクランクカウンタをカウントアップさせるエンジンＥＣＵにおいて、クランクカウンタは、上位カウンタ１１ａと下位カウンタ１１ｂからなっている。 - 特許庁
  • An up/down counter 14 counts up the number of clock signals CLK in a period when a DQSEIN signal showing the continuous length of the DQS signal is active, and counts down the number of the falling edges of the DQS signal after preamble corresponding to a data read request, and detects that the count value becomes 0.
    アップダウンカウンタ１４は、ＤＱＳ信号の継続長を表すＤＱＳＥＩＮ信号がアクティブである期間におけるクロック信号ＣＬＫの数をカウントアップし、データリード要求に対応するプリアンブル後のＤＱＳ信号の立ち下がりエッジの数をカウントダウンし、カウント値が０となることを検出する。 - 特許庁
  • The charge pump circuit (2) is made up of capacitors (11-14) which converts a power source voltage to another voltage responding to a clock signal, and an output end (8) which outputs a voltage converted by the capacitors (11-14).
    クロック信号に応答して電源電圧を他の電圧に変換するキャパシタ（１１〜１４）と、キャパシタ（１１〜１４）によって変換された変換電圧を出力する出力端（８）とを具備するチャージポンプ回路（２）を構成する。 - 特許庁
  • A F/F(flip-flop) dedicated layout lattice where the clock input terminals of the F/F as a load are lined up on the same straight line is previously formed (S101), and a cell layout region is divided into sub-regions of the same size (S102).
    予め負荷としてのＦ／Ｆ（フリップフロップ）のクロック入力端子位置が同一直線上に並ぶようにＦ／Ｆ専用の配置格子を作成しておき（Ｓ１０１）、一定の大きさでセル配置領域を分割する（Ｓ１０２）。 - 特許庁
  • To solve such problems that a response time from a clock pulse edge up to a shift pulse output is lengthened when a circuit configuration using a D-FF is employed for every transfer stage, and not only the circuit scale but also the power consumption increase as much.
    各転送段ごとにＤ-ＦＦを用いた回路構成を採ると、クロックのパルスエッジからシフトパルスの出力までの応答時間が長くなり、またその分だけ回路規模が増大するとともに消費電力も増加する。 - 特許庁
  • A clock extracting means is composed of a first phase comparing means 1, a first up-down counter means 2, a weighting means 3, a charge pump 4 forming a voltage value determining means, a low-pass filter 5 and a voltage controlled oscillator means 6.
    クロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成される。 - 特許庁
  • When a wake-up signal WKUP resumes the supply of the internal clock CLK2 to recover a normal operation mode, a split control circuit 63 resumes normal processing according to the contents held in the holding circuits 66_1 and 66_2.
    そして、起動信号ＷＫＵＰによって内部クロックＣＬＫ２の供給が再開され、通常動作モード戻ったときに、スプリット制御回路６３が保持回路６６_１，６６_２の保持内容に基づいて正常な処理が再開される。 - 特許庁
  • Normally, a CPU 130 monitors the voltage of secondary battery 200, and if the remaining capacity of the secondary battery 200 decreases to a value that is required for backing up a real-time clock(RTC) 110, shift is made for an operation mode to a standby mode.
    通常時、ＣＰＵ１３０は二次電池２００の電圧をモニターしており、二次電池２００の電池残量がＲＴＣ１１０をバックアップするために必要な値まで減った場合、動作モードをスタンバイモードに遷移させる。 - 特許庁
  • No clocking of the read data amplifier is required in order to obviate undesired clock latency and pipelining, and a simple mechanism is realized such that control of power-up and power-down results in further power savings.
    望ましくないクロックラテンシおよびパイプライン化をなくすために、読出データ増幅器のクロッキングが必要とされることはなく、パワーアップおよびパワーダウンの制御の結果としてさらなる電力の節約が得られるように、シンプルなメカニズムが実現される。 - 特許庁
  • When executing the pipeline processing in an LUT (Look Up Table) conversion circuit 1 or the like executing image processing in synchronization with a supplied clock signal (CLK), the LUT conversion circuit 1 is bypassed when the processing is unnecessary, and the pipeline processing is advanced.
    供給されるクロック信号（ＣＬＫ）に同期して画像処理を実行するＬＵＴ変換回路１等でパイプライン処理を実行する場合に、処理が不要な場合、ＬＵＴ変換回路１をバイパスして、パイプライン処理を進行する。 - 特許庁
  • To provide a clock generation circuit and an optical disk device which can set up a position for a phase window accurately, realize normal phase comparison and cover a mask accurately even to phase comparison results due to defect, and the like.
    的確に位相窓の位置を設定でき、正常な位相比較を実現でき、しかもディフェクト等による位相比較結果に対しても的確にマスクをかけることが可能なクロック生成回路および光ディスク装置を提供する。 - 特許庁
  • A register having the peak level is determined by size transition state switching detection of the results of comparison, and the number of comparisons until that time indicates the time from the stand-up of the latest reference clock to a peak value receiving time.
    比較結果の大小遷移状態切り替わり検出により、ピークレベルが保持されたレジスタを割り出し、そのときまでの比較回数が直近の基準クロックの立上りからピーク値受信時刻までの時間を示すとする。 - 特許庁
  • To provide a manufacturing method for machine parts, machine part and clock equipped with the machine parts capable of speed-up of manufacturing, ensuring long-term reliability by promoting improvement in anti-abrasion performance and smooth driving.
    製造の迅速化を図れるとともに、耐磨耗性の向上を促進して長期信頼性を確保できかつ、円滑な駆動が可能となる機械部品の製造方法、機械部品、およびこの機械部品を備えた時計を提供する。 - 特許庁
  • A local light source 7 generates a local chirp clock light having the same repetitions as those of respective lower order group signal channels of the signal light pulses and linear up-chirps whose optical frequencies are linearly increased from top end part to the rear end part.
    局発光源７は、信号光パルスの各低次群信号チャネルと等しい繰り返しを有し、光周波数が先端部から後端部へ線形に増加する線形アップチャープを有する局発チャーブクロック光を発生する。 - 特許庁
  • The real-time clock 1 is backed up with a battery to correct time errors, on the basis of the first correction value, when power is being supplied to the device and on the basis of the second correction value, when the power supply to the device being cut off.
    リアルタイムクロック１は、バッテリバックアップされており、装置電源が投入されている時には、第１の補正値に基づき時間誤差を補正し、装置電源切断中には、第２の補正値に基づき時間誤差を補正する。 - 特許庁
  • The delay time of the variable delay line is changed according to the value of the first control bit, and the charge up and discharge drive powers of the clock output buffer are changed independently according to the value of the second control bit.
    可変ディレイラインは、第１のコントロールビットの値に応じて、その遅延時間が変更され、クロック出力バッファは、第２のコントロールビットの値に応じて、そのチャージアップおよびディスチャージのドライブ能力が各々独立に変更される。 - 特許庁
  • The light emitting interior clock is made up in the form of a cube and has a light emitting body of an LED 25 therein, and a front face of walls constituting the cube is used as the time indicating face, and five faces with except the back face are made of translucent side boards which transmit light faintly.
    立方体形状でその内部にＬＥＤ発光体２５を備え、立方体の側面のうち正面を時間表示面とし、背面を除く五面が光を淡く通す半透明な側面板で構成する。 - 特許庁
  • A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.
    補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁
  • A main power supply pad that is connected with a main power supply of a real-time clock IC and feeds power to an internal circuit is disposed, and a pad for back up conducted to a branch line from a chip internal power feed line is disposed independently from this main power supply pad.
    リアルタイムクロックＩＣの主電源に接続され、内部回路に給電をなす主電源パッドが設けられているが、この主電源パッドとは独立してチップ内部給電ラインからの分岐ラインに導通されたバックアップ用パッドを設ける。 - 特許庁
  • To provide a semiconductor device, a reception circuit and a frequency doubler circuit capable of stably securing the setting up of input data and hold time by keeping the delay of output clocks from a DLL circuit to input clocks to the DLL circuit from varying even if an input clock frequency varies.
    入力クロック周波数が変わっても、DLL回路への入力クロックに対するDLL回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路。 - 特許庁
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