「clock up」を含む例文一覧(423)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- To provide a multialarm clock wherein a first alarm reporting opera tion and a second alarm reporting operation are performed, a user wakes up surely and more pleasantly.
第１及び第２のアラーム報知を行うだけでなく、確実に目覚めさせると共に、より良い目覚めを導くマルチアラーム時計を提供することにある。 - 特許庁 - In the up-down counter 10, the rise and the fall of counting are performed resulting from the edge of the signal to be determined and the edge of the reference clock.
当該アップ・ダウンカウンタ１０では、判定対象信号のエッジおよび参照クロックのエッジに起因して、カウントの昇降を行うことができる。 - 特許庁 - A pull up drive section (53) outputs a first clock signal (CLK) as the gate signal (GOUT_M-1) to a corresponding gate line through an output terminal (OUT) in response to the control signal (CNTR_M).
プルアップ駆動部(53)は制御信号(CNTR_M)に応じて第一のクロック信号(CLK)をゲート信号(GOUT_M-1)として出力端子(OUT)を通してゲートラインに送出する。 - 特許庁 - To provide clock synchronous serial communication equipment that can conduct serial communication with a minimum number of signal lines and be restored to a normal state even when the communication hangs up.
最低限の信号線でシリアル通信を行い、且つ通信がハングアップしても正常状態に復帰できるクロック同期シリアル通信装置を提供する。 - 特許庁 - To suppress malfunction due to external noise etc., by adjusting a difference in delay time between a data and a clock signal and giving margins to a set-up time and a hold time.
データとクロック信号との遅延時間の差を調整し、セットアップ時間とホールド時間に余裕を持たせて、外来ノイズなどによる誤動作を抑制する。 - 特許庁 - To provide an alarm clock switch capable of waking-up in the morning gently and crisply to the body with a natural feeling.
従来の目覚し時計の場合は、体が未だ眠っているのに急激に大きな音で起こされるので、体に対して負担が大きく精神的にも良くない。 - 特許庁 - To provide a step-up clock generating circuit and a semiconductor device in which the cost and power consumption are reduced and the arrangement is simplified without lowering the load driving function.
負荷駆動能力を低下させず、低コスト化、低消費化及び構成の簡素化を図る昇圧クロック生成回路及び半導体装置を提供する。 - 特許庁 - Counters 94 and 96 inside both CPUs 12 and 14 count up from 0 by the inputted sampling clock and an instructed operation is executed corresponding to the count value.
両ＣＰＵ１２，１４内のカウンタ９４，９６は入力されるサンプリングクロックによって０からカウントアップし、該カウント値に応じて、指示された動作を実行する。 - 特許庁 - The trigger signal T is outputted to the receiving buffer 202b thereafter each time the reference clock Sref' is adjusted, is counted up to the packet sending-out interval counted value Δpn.
これ以後、調整後の基準クロックSref’がパケット送出間隔計数値Δpnだけカウントされるごとに受信バッファ２０２ｂへトリガ信号Tが出力される。 - 特許庁 - To obtain an alarm clock capable of easily setting alarm in a shallow sleep time zone easily waking up, that is, REM sleep time zone.
目覚めが容易になるような浅い睡眠時間帯、すなわちレム睡眠時間帯に誰でもが容易にアラームの設定をなし得るような目覚し時計を提供する。 - 特許庁 - To reproduce and output an accurate form clock from a binary signal outputted from an optical disk device corresponding to speed-up of the optical disk device.
光ディスク装置の高速化に対応して光ディスク装置から出力される２値化信号から、正確な形状のクロックを再生して出力する。 - 特許庁 - Inverters 151, 152 build up a slave flip-flop, which takes in an output signal from the master flip-flop at a falling edge of a normally rotational clock signal CKP.
インバータ１５１および１５２はスレーブフリップフロップを構成し、正転クロック信号ＣＫＰの立下りエッジでマスターフリップフロップの出力を取り込む。 - 特許庁 - During charging operation of a step-up capacitor C1, a clock signal CLK of "H" level is inputted to the other input end of an NAND circuit 33.
昇圧コンデンサＣ１の充電動作のとき、ＮＡＮＤ回路３３の他方の入力端に"Ｈ"レベルのクロック信号ＣＬＫが入力される。 - 特許庁 - A counter 130R counts pulses oscillated by an internal oscillation circuit 120R for start-up in response to the leading edges of an input clock CLK.
入力クロックＣＬＫの立ち上がりエッジに応答して立ち上がり用内部発振回路１２０Ｒから発振されるパルスがカウンタ１３０Ｒにてカウントされる。 - 特許庁 - A signal delaying a build up of a reference clock signal is formed by a variable constant current source 1, a capacitor C, a switching circuit SW, and a comparator 2.
可変定電流源１とコンデンサＣ、スイッチ回路ＳＷ、コンパレータ２により、基準クロック信号の立ち上がりが遅延された信号が形成される。 - 特許庁 - The latch circuit 11 receives an output signal of the latch circuit 10 at the rise-up of the clock signal CLK, and outputs a detecting signal JUDGE.
ラッチ回路Ｌ１１はクロック信号ＣＬＫの立上り時にラッチ回路Ｌ１０の出力信号を受け、検知信号ＪＵＤＧＥを出力する。 - 特許庁 - With this constitution, the timing of the 2nd clock signal ϕ2 is controlled, so as to make the operation of the charge-pump circuit 4 always start from a step-up operation.
これにより、第２のクロック信号φ２のタイミングは、常にチャージポンプ回路４の動作を昇圧動作から始められるように制御している。 - 特許庁 - An enable signal generating circuit 210 is equipped with a delay circuit group 204 which delays a clock signal CLK, a selecting circuit 202, and an up/down counter 203.
イネーブル信号生成回路２１０は、クロック信号ＣＬＫを遅延させる遅延回路群２０４と、選択回路２０２と、アップダウンカウンタ２０３を備える。 - 特許庁 - The stimulus sound for the awakening is output after the wake-up clock time t1, such that prescribed durations A1, A2 and A3 and stopping periods are repeated.
覚醒用の刺激音は、起床時刻ｔ１に到達した以後、所定の継続時間Ａ１、Ａ２、Ａ３と停止時間を繰り返して出力される。 - 特許庁 - Consequently, the time constant obtained by a resistance Rv2 and a capacitor Cr ends up having precision based upon the precision of the frequency fck of a clock signal.
その結果、抵抗Ｒｖ２とコンデンサＣｒとによる時定数はクロック信号の周波数ｆｃｋの精度に準ずる精度を有することになる。 - 特許庁 - In the normal running condition, the clock control circuit 12 ignores the inputted wake-up signal 21 for not giving the influence on its operating condition.
通常のラン状態では、その動作状態に影響をおよぼさないようにするため、クロック制御回路１２は、入力されたウェイクアップ信号２１を無視する。 - 特許庁 - Detection means generates counter control signals, including count-up signals and count-down signals, to indicate a current relationship between the primary clock signal and a reference signal.
検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。 - 特許庁 - The circuit module M making up a scan chain in a semiconductor integrated circuit 100 includes a selection circuit 103, a shift register, and a clock gating circuit 102.
半導体集積回路１００内のスキャンチェーンを構成する回路モジュールＭは、選択回路１０３と、シフトレジスタと、クロックゲーティング回路１０２を有している。 - 特許庁 - When the input offset voltage of a comparator CMP is detected, a counter circuit 12 conducts both up-counting and down-counting operations of a clock signal CLK.
コンパレータＣＭＰの入力オフセット電圧を検出する際，カウンタ回路１２は，クロック信号ＣＬＫのアップカウント動作とダウンカウント動作を両方行う。 - 特許庁 - To provide a device for decorating a clock, capable of executing not only linear motion but also complicated motions, and being made up so that its installation and aspect are in almost natural postures.
直線的な運動のみではなく、複雑な動作が可能で、取り付けおよび容姿が自然体に近く形成可能な時計の装飾装置を提供する。 - 特許庁 - To provide a DLL circuit in which phase comparison is performed between a value smoothing a first clock output through an LPF and a second clock signal delaying a first clock signal, and a value smoothing the output of a clock signal frequency-dividing an edge of an UP/DN signal, as an output result of a phase comparator, into 1/2 is adjusted through negative feedback control using an operational amplifier.
第１のクロック出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供する。 - 特許庁 - Thereafter, a clock net, within a clock tree related to the design object circuit, generating a hold error competing with a set-up error is detected based on the timing analysis result, and the wiring width of wiring in the clock net is changed to a wiring width larger than that of other wiring different from the wiring.
このあと、このタイミング解析結果に基づいて、設計対象回路に関するクロックツリーのうち、セットアップエラーと競合するホールドエラーが発生しているクロックネットを検出し、このクロックネット内の配線の配線幅を、当該配線とは異なる他の配線の配線幅よりも太い配線幅に変更する。 - 特許庁 - The clock generation circuit 110 generates a reference clock of a predetermined frequency in the starting period up to the lapse of the wait time after starting the charge pump operation, and generates a reference clock of a frequency corresponding to the set value of the frequency setting register 130 during the operation period after the starting period.
クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。 - 特許庁 - The delay pulses group which is the output of each frequency dividing delay circuit, is equivalent to that a time base is filled up by the pulses having delay time intervals (▵T), and the production of an output pulse train up to the basic clock period can be optionally carried out.
各分周遅延回路の出力である遅延パルス群は、時間軸を遅延時間間隔（ΔＴ）をもつパルスで埋め尽くすことに相当し、基本クロック周期までの出力パルス列の生成が任意にできる。 - 特許庁 - The main line is provided with a compensator 101; a quadrature modulator 102; a D/A converter 103; an up-converter 104; a power amplifier 105; and a PLL 106 for supplying a clock to the up-converter 104.
本線は、補償器１０１と、直交変調器１０２と、Ｄ／Ａ変換器１０３と、アップコンバータ１０４と、電力増幅器１０５と、アップコンバータ１０４にクロックを供給するＰＬＬ１０６と、を有している。 - 特許庁 - The transistor T1 is turned on according to a pull-up resistance control signal CTL output in synchronization with a data read clock, and the signal level of the device side data signal line DdL is pulled up to the power supply potential VDD.
トランジスタＴ１は、データ読み出しクロックに同期して出力されるプルアップ抵抗制御信号ＣＴＬによってオンされ、装置側データ信号線ＤｄＬの信号レベルは電源電位ＶＤＤまでプルアップされる。 - 特許庁 - The clock device of the 6th relay station 16 is only subordinately synchronized with a reference clock supplied from the network center 10 and the 6th relay station 16 starts up; and subordinate synchronism is established in the order of the 5th relay station 15 to the base station B, so that the whole network speedily starts up.
ネットワークセンタ１０から供給された基準クロックにより第６中継局１６のクロック装置が従属同期するだけで第６中継局１６は立ち上がり、次いで第５中継局１５から基地局Ｂへの順で従属同期が確立していき、ネットワーク全体が迅速に立ち上がるようになる。 - 特許庁 - The up/down counter 10, a D/A conversion circuit 14, and a voltage comparator 15 constitute an integrating circuit for the DC voltage V7, and the clock switching circuit 18 is controlled by a voltage value V12 resulting from comparison of DC voltages V7 and V11 to switch the frequency of the reference clock to the up/down counter 5.
アップ・ダウンカウンタ１０、Ｄ/Ａ変換回路１４及び電圧比較器１５は、直流電圧Ｖ７に対する積分回路を構成し、この直流電圧Ｖ７及びＶ１１を比較した電圧値Ｖ１２により、クロック切換回路１８が制御され、アップ・ダウンカウンタ５の基準クロックの周波数が切り換えられる。 - 特許庁 - A computer apparatus has a timer 5 capable of setting an arbitrary time, sets the timer 5 when an OS (operating system) starts up an interrupt handler 2, makes a CPU 1 change the clock frequency to be higher and quickly execute response processing from the start up of the handler 2, and makes the CPU 1 lower the clock frequency, when the timer 5 has expired.
任意の時刻を設定できるタイマ５を設け、ＯＳ４が、割り込みハンドラ２の起動時に、タイマ５をセットし、かつＣＰＵ１に対してクロック周波数を高く変更し、割り込みハンドラ２起動以降の応答処理を早く実行させ、またタイマ５のエクスパイア時にＣＰＵ１に対してクロック周波数を低く変更する。 - 特許庁 - A start up completion notification detecting part 39 on the clock master side, in response to detecting this packet through a packet disassembling part 38, instructs the reception buffer clock control part 37 to clear a reception buffer part 30.
クロックマスタ側のスタートアップ完了通知検出部３９は、クロックスレーブ側で受信バッファをクリアした事を検出した旨を示すパケットをパケット分解部３８を通じて検出すると、受信バッファ・クロック制御部３７に受信バッファ部３０のクリアを指示する。 - 特許庁 - To provide a communication system capable of reproducing a clock suitable for data reproduction correctly following up the phase of a serial data signal even if a clock and data have large and fast relative jitters, a receiving apparatus, and a receiving method.
クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム、受信装置、および受信方法を提供する。 - 特許庁 - The frequency comparator 1 mutually compares the repeated frequencies of the input data and clock signals and, when the frequency of clock signal is higher than the bit rate of the input data signal, a down signal is outputted but when the frequency is lower, an up signal is outputted.
周波数比較器１は入力データとクロック信号との繰返し周波数同士を比較し、クロック信号の周波数が入力データ信号のビットレートより高い場合はｄｏｗｎ信号を、低い場合はｕｐ信号を出力する。 - 特許庁 - Even if the phase difference between a reference clock signal REFCLK and a clock signal CLK is large, since an UP signal and a DOWN signal in response to the phase difference of both the signals can be outputted, the maximum operating frequency can be set higher than that of the conventional phase comparator circuits.
基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。 - 特許庁 - The method further comprises the steps of starting the fusion bonding obtained and then predicting and calculating a ratio of the integrated power to a predetermined integrated power required for fusion bonding and a time up to a predetermined integrated power from a counted-up time after the fusion bonding obtained from a clock mechanism 11.
そしてこの積算電力と融着に要する所定の積算電力の比と、時計機構１１から求めた融着開始後、カウントアップされた時間から所定の積算電力に達するまでの時間を予測計算する。 - 特許庁 - The electronic device 10 is capable of setting time of day to start up each predetermined function and has a clock section 2 for measuring the time, and a memory unit 3 which stores startup setting information making each function to be started up corresponding to time of day for the startup.
電子機器１０は、所定の機能を起動する時刻を設定可能なものであり、時刻を計時する時計部２と、起動する機能と起動時刻とが対応付けられた起動設定情報を記憶する記憶部３とを有する。 - 特許庁 - Each semiconductor device 10 includes a clock terminal CT connected to a first pull-up resistor 11 capable of turning on/off dynamically, and a data terminal DT connected to a second pull-up resistor 12 capable of turning on/off dynamically.
半導体装置１０は、動的にオン・オフ可能な第１のプルアップ抵抗１１が接続されているクロック端子ＣＴ、動的にオン・オフ可能な第２のプルアップ抵抗１２が接続されているデータ端子ＤＴを備えている。 - 特許庁 - To provide a voltage step-up/step-down DC-DC converter capable of generating two triangular waves of different levels, without requiring an external clock signal and moreover using a simple circuit.
外部クロック信号を必要とせず、しかも簡単な回路でレベルの異なる２つの三角波を発生させることができる昇降圧型ＤＣ−ＤＣコンバータを得る。 - 特許庁 - To provide a phase comparing circuit which can stabilize the operation of a PLL circuit by inhibiting an up/down signal from being outputted when input data and a comparison clock are locked.
入力データと比較クロックがロック状態の場合に、アップ／ダウン信号の出力を禁止し、ＰＬＬ回路の動作を安定化できる位相比較回路の提供すること。 - 特許庁 - When an oscillation count data read-out signal SLFCOUT is made to be 'H' and a self-refresh signal RSLF is made to be 'H', a second counter 7 counts up the oscillation clock SFCI.
発振カウントデータ読み出し信号ＳＬＦＣＯＵＴを“Ｈ”、セルフリフレッシュ信号ＲＳＬＦを“Ｈ”にすると、第２のカウンタ７が発振クロックＳＦＣＩをカウントアップする。 - 特許庁 - The counter 210 is counted up, in synchronization with the one edge of the trace clock and starts the countup, when the first message start status information is detected.
カウンタ２１０はトレースクロックの片方のエッジに同期してカウントアップをするものであり、最初のメッセージ開始ステータス情報が検出されたときにカウントアップを開始する。 - 特許庁 - The up signal generating part 70 included in the ONU-1 modulates a signal 61-2 of a wavelength component of an optical clock signal with an incoming electrical data signal 77 and generates an incoming optical pulse signal 63.
ONU-1が具える上り信号生成部70は、光クロック信号の波長成分の信号61-2を上り電気データ信号77で変調して上り光パルス信号63を生成する。 - 特許庁 - A determination part 4 timing-analyzes an enable signal of the clock gating circuit, and determines an upper limit value of delay dispersion for making the enable signal satisfy a set-up condition.
決定部４により、クロックゲーティング回路のイネーブル信号のタイミング解析を行い、イネーブル信号がセットアップ条件を満たすための遅延ばらつき上限値を決める。 - 特許庁 - For a blanking period, plural input pulses S11b are inputted to the scanning signal circuit 14 synchronizing with a high speed clock signal S11c, and an input pulse S11b is shifted up to a blanking position.
ブランキング期間では、複数の入力パルスS11bが高速のクロック信号S11cに同期して走査信号回路14へ入力され、ブランキングの位置まで入力パルスS11bが移動する。 - 特許庁 - Thus, propagation in the change in the lightness of the pocked-up image caused by the switching of the frequency of the clock signal AS21 over a plurality of frames can be prevented.
そのため、クロック信号Ｓ２１の周波数の切り換わりによって発生する撮像画像の明るさの変化が、複数フレームまで伝播することを防ぐことができる。 - 特許庁 - This clock signal is used for controlling the execution of an instruction in an instruction decoding control part 11 and each time an instruction is to be executed, counting-up is performed by the counter 52.
このクロック信号は命令解読制御部１１が命令の実行制御のために用いられ、カウンタ５２によるカウントアップは、命令実行の度になされる。 - 特許庁
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