「clock up」を含む例文一覧(423)

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  • To avoid loss of synchronization with a counter device by speedily synchronizing a clock to a reserve system, the clock being used by an active system uses up to the moment when a switching event occurs in redundant configuration.
    冗長構成において、切替事象発生時に、それまでの運用系の用いていたクロックを予備系に対して迅速に同期させ、対向装置との間でクロック同期外れを回避できるようにする。 - 特許庁
  • In a phase synchronization loop circuit 10, a phase comparator 1 compares a phase of an input clock CLKI and that of an output clock CLKO, and outputs control signals UP and DOWN as the result of the comparison.
    位相同期ループ回路１０において、位相比較器１は、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相を比較し、比較結果として制御信号ＵＰ，ＤＯＷＮを出力する。 - 特許庁
  • A phase adjustment circuit (12) generates a second clock signal (CKIO'), whose phase is delayed than a first clock signal (CKIO), by delaying the first clock signal (CKIO) for prescribed time based on information on delay time set up by a setting means of the delay time.
    位相調整回路（１２）は、遅延時間設定手段に設定された遅延時間情報に基づいて第１クロック信号（ＣＫＩＯ）を所定時間遅延させることで、第１クロック信号よりも位相の遅れた第２クロック信号（ＣＫＩＯ’）を生成する。 - 特許庁
  • A phase comparator circuit 2A starts production of an up-signal UP at leading of the delayed signal DLRDP and starts production of a down-signal DN at leading of a comparison clock GVCO.
    位相比較回路２Ａは、遅延信号ＤＬＲＤＰの立ち上がりでアップ信号ＵＰの生成を開始し、比較クロックＧＶＣＯの立ち上がりでダウン信号ＤＮの生成を開始する。 - 特許庁
  • The high order counter 11a is counted up by an effective edge of the crank signal, and the low order counter 11b is counted up by the above mentioned multiply clock and cleared by effective edge of crank signal.
    そして、上位カウンタ１１ａは、クランク信号の有効エッジでカウントアップされ、下位カウンタ１１ｂは、上記逓倍クロックでカウントアップされると共に、クランク信号の有効エッジでクリアされる。 - 特許庁
  • This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.
    本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁
  • At this moment, differing from improving the start-up performance of the rotor 13 by increasing the size of a spring 1a, no fear of enlarging clock size exists.
    この際、ゼンマイ１ａを大きくしてロータ１３の起動性を向上させるのとは異なり、時計が大型化する心配がない。 - 特許庁
  • To provide an information processor capable of automatically starting a PC safely upon starting an RTC (Real Time Clock), and its start-up program.
    ＲＴＣ起動時にＰＣを安全に自動起動することの可能な情報処理装置およびその起動プログラムを提供すること。 - 特許庁
  • A microcomputer (26) refers to a real-time clock (32) and records a recording date of a recorded video and a back-up state in lay list information.
    マイクロコンピュータ（２６）は、リアルタイムクロック（３２）を参照し、記録映像の記録日時及びバックアップ状況をレイリスト情報に記録する。 - 特許庁
  • Then when the timer TMR is allowed to operate with an operation acknowledgement signal, the timer TMR starts counting up according to clock input.
    その後、動作許可信号によりタイマＴＭＲの動作が許可されると、タイマＴＭＲはクロック入力に従いカウントアップを開始する。 - 特許庁
  • To provide a semiconductor storage device which securely synchronizes data stored in a memory with a clock signal which is speeded up and outputting it.
    メモリに記憶されたデータを、高速化されたクロック信号に確実に同期させて出力する半導体記憶装置を提供する。 - 特許庁
  • To provide a clock recovery circuit which improves the follow-up property that input data has to jitters, while maintaining a stable locked state.
    安定したロック状態を保って入力データの持つジッターへの追従性が高められるようにしたクロックリカバリ回路を提供する。 - 特許庁
  • To save power of a clock circuit unit for controlling a DLL (Delay Locked Loop) circuit etc. which requires a start-up time before normal operation.
    正常動作まで、始動期間を要するＤＬＬ回路等を制御するクロック回路ユニットの省電力化を図ることである。 - 特許庁
  • However, as most of my time is taken up by the Budget Committee of the Diet, this will be like a race against the clock.
    ただ、私も予算委員会に体がほとんどとられてしまうものだから、なかなかそういう面で、時間との競争みたいなところも…。 - 金融庁
  • A counter circuit 30 starts an operation by release of a system reset signal and counts up frequency divided clock pulse signals to a set value afterwards.
    カウンタ回路３０は、システムリセット信号解除により動作を開始し、以後分周クロックパルス信号を設定値までカウントアップする。 - 特許庁
  • When preparation of a next transfer is not completed in each slave device, the clock weight signals w1-wN are transmitted by open drain connection to extend the inverse time of the transfer clock, are connected to a pull-up resistor R, are consolidated into one clock weight signal W, and are input into the master device.
    クロックウエイト信号w1〜wNは各スレーブデバイスにおいて次の転送準備が完了していない場合に転送クロックの反転時を延長させるためにオープンドレイン接続で送出され、プルアップ抵抗Ｒに接続されて一つのクロックウエイト信号Ｗに集約されマスタデバイスに入力する。 - 特許庁
  • Also, the transmission request condition of up/down transmission delay difference is satisfied at a receiving terminal by using an adaptive clock method so as to be able to reproduce a clock being independent of the network in order to reproduce synchronous clock of a transmission line protection delay signal being an asynchronous signal.
    また、受信端で、非同期信号である送電線保護継電器信号の同期クロック再生のため、網と独立的なクロックの再生ができるように、適応クロック法を用いることにより、上下向伝送遅延差の伝送要求条件が満足されるようにする。 - 特許庁
  • Specifically, the phase comparison section counts down from a rise timing of the code clock CLK1, then counts up at a fall timing of the divided clock CLK2 from the frequency divider, and outputs a count value at a rise timing of the code clock CLK1 as a phase comparison count value.
    このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。 - 特許庁
  • The clock generating circuit for outputting outside synchronizes with (CLK) of PLL1 by inputting (RST) and counts up, and a counter circuit for outside clock 10 which outputs (OCTR) and a double frequency divider decoder circuit 11 for outside clock which generates (CLK60O) from (OCTR) are set in an output terminal cell for outside clock 9 separately from the other circuits.
    外部出力用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期してカウントアップし（ＯＣＴＲ）を出力する外部クロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬＫ６０Ｏ）を生成する外部クロック用２分周デコーダ回路１１を外部クロック出力端子セル９内に他の回路とは分離して設ける。 - 特許庁
  • To exclude wastefulness from a circuit configuration to satisfy both speed-up and reduction of electric power consumption while realizing both reduction of trouble of setting and procurement of flexibility of the setting about clock frequency control and clock drive control.
    クロック周波数制御とクロックドライブ制御についての設定の自由度と設定の手間のを軽減とを両立しつつ、回路構成に無駄を排除し、高速化と低消費電力の双方を満足させる。 - 特許庁
  • To provide an air conditioner capable of easily performing warm-up timer operation even in an air conditioner provided with: an indoor unit in which an indoor controller does not have a clock function; and a wired remote controller which has a clock function.
    室内コントローラが時計機能を持たない室内機と、時計機能を持っているワイヤードリモコンとを備えた空気調和機においても、簡易にウォームアップタイマ運転できる空気調和機を提供することを目的とする。 - 特許庁
  • To provide a clock data recovery circuit which prevents the lowering of reception performance associated with the speeding up of serial data and the accuracy rate deterioration of the clock data recovery circuit caused by continuous identical code data reception, and is of low power consumption.
    シリアルデータの高速化にともなう受信性能の低下および連続同符合データ受信によるクロックデータリカバリー回路の精度低下を防止し、尚且つ消費電力の低いクロックデータリカバリー回路を提供する。 - 特許庁
  • The pull-up circuit has an input end for receiving a first clock signal CK1 and a second clock signal XCK1, an output end for responsively output an output signal O_n, and an input node Q_n.
    プルアップ回路は、第１クロック信号ＣＫ１と第２クロック信号ＸＣＫ１を受信するための入力端、出力信号Ｏ_ｎを応答可能に出力するための出力端と入力節点Ｑ_ｎを有する。 - 特許庁
  • The data input part 10 transmits data according to the input data DATA to the node NA, when both a first clock signal C1 and a second clock signal C2 driven independently are set up at first levels.
    データ入力部１０は、独立して駆動される第１クロック信号Ｃ１と第２クロック信号Ｃ２の両方が第１レベルの場合に、入力データＤＡＴＡに応じたデータを上記ノードＮＡに伝える。 - 特許庁
  • To provide a resynchronization circuit capable of speeding up data transfer with a sufficient migration margin even when the speed of a clock signal used for outputting data is increased.
    データの出力に用いられるクロック信号が高速になっても十分な載せ替えマージンを有し、データ転送を高速化できるようにする。 - 特許庁
  • To provide a clock and data reproduction circuit by an over-sampling process which is provided with high-speed follow-up ability to a jitter and does not need flow control.
    ジッタへの高速追従性を備え、同時にフロー制御が不必要なオーバーサンプリングによるクロック及びデータ再生回路を提供する。 - 特許庁
  • In this waveform generating circuit, when a space symbol control signal SS is inputted, a switching count 5 counts a symbol clock CLB unit up to a prescribed value, and continues a 0 output.
    スペースシンボル制御信号ＳＳが入ると切替カウント５はシンボルクロックＣＬＢを所定値までカウントアップしたのち０出力を続ける。 - 特許庁
  • At that point, a user wakes up at six o`clock AM next morning, realizes the water empty state, and pours water into a water feed tank 47 to carry out refilling.
    ここで、翌朝午前６時に使用者が起床し、渇水状態に気づいて補給しようとして、給水タンク４７に注水する。 - 特許庁
  • The PLL 14 adjusts and outputs a master clock MCLK2 on the side of the counter (#2) 12 corresponding to the UP/DOWN signals from the comparator circuit 13.
    ＰＬＬ１４は比較回路１３からのＵＰ／ＤＯＷＮ信号に応じて、カウンタ（＃２）１２側のマスタクロックＭＣＬＫ２を調整して出力する。 - 特許庁
  • METHOD OF WARM-UP CONTROL OF CRYSTAL OSCILLATOR HAVING THERMOSTAT, CLOCK GENERATING CIRCUIT USING THE SAME METHOD AND COMMUNICATION BASE STATION DEVICE FOR MOBILE COMMUNICATION
    恒温槽付水晶発振器のウォ−ムアップ制御方法とこの方法を用いたクロック生成回路及び移動体通信基地局装置 - 特許庁
  • Furthermore, the sleeping user is awaked in his/her comfortable state by the intermittent stimulus sound and the light stimulus of the discharge lamp after the wake-up clock time.
    また、就寝者は、起床時刻以後に放電灯による光刺激と間欠的な刺激音によって快適な状態で目覚めさせられる。 - 特許庁
  • When the level change of an input clock c5b is detected by an EX-OR circuit 28 for a counter circuit 24, a count-up section 29 starts counting.
    カウンタ回路２４のＥＸ・ＯＲ回路２８で入力クロックｃ５ｂのレベル変化が検出されると、カウントアップ部２９はカウントを開始する。 - 特許庁
  • To select an optimum sampling clock by dynamically following up a change point of a reception signal even if the reception signal contains continuous data.
    受信信号に連続データが含まれる場合においても受信信号の変化点に動的に追従し、最適なサンプリングクロックを選択すること。 - 特許庁
  • To provide a circuit with a clock-up function that activates circuits synchronously with each other at a high-speed while suppressing emission of an electromagnetic induction noise.
    電磁誘導ノイズの発散を抑制しつつ複数の回路を同期して高速作動させるためのクロックアップ機能付き回路を提供する。 - 特許庁
  • A frequency measuring counter 13 counts up clock signals of which frequency is halved by a frequency halving circuit 12 at the 'H' level period of an input signal.
    周波数測定カウンタ１３は、入力信号の「Ｈ」レベルの期間に、２分周回路１２で２分周されたクロック信号を計数する。 - 特許庁
  • To provide a digital camera capable of suppressing consumption of its battery and backing up a clock function without the need for upsizing and to provide an electronic apparatus.
    電池の消費量を抑制することができ、大型化することなく時計機能をバックアップできるデジタルカメラ及び電子機器を提供する。 - 特許庁
  • If the interval specified in req is not an exact multiple of the granularity underlying clock (see time (7)), then the interval will be rounded up to the next multiple.
    reqで指定された期間が、内部で使用されるクロックの粒度の倍数になっていない場合、期間は一番近い倍数に切り上げられる。 - JM
  • When the system clock frequency varies, preset values in the controller 145 are used to initialize an up/down counter 143 and also set registers.
    また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 - 特許庁
  • To improve phase follow-up accuracy of a CDR circuit using nonlinear phase comparator, receiver, and a reproduction clock of a transmission and reception system.
    非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。 - 特許庁
  • Furthermore, a standby time up to stable oscillation required when the clock oscillation circuit is activated from an inactive state is eliminated.
    また、クロック発振回路をオフの状態からオンの状態とするときに必要となる発振安定までの待機時間をなくすことができる。 - 特許庁
  • An up-down counter 39 generates a count value corresponding to a lead or lag amount of the feedback signal corresponding to a reference input clock signal.
    アップダウンカウンタ３９は、基準入力クロック信号に対するフィードバック信号の進み量又は遅れ量に対応する計数値を生成する。 - 特許庁
  • An up/down-counter 9 increments or decrements by one, on the basis of the speed code, and a clock- adjustment timing circuit 10 controls the circuit 4, on the basis of a count value B1 and a code B2 of the up/down-counter 9.
    アップダウンカウンタ９はこの速度符号に基づいて、カウントアップまたはカウントダウンし、そのカウント値Ｂ１と符号Ｂ２に基づいて、クロック調整タイミング回路１０が分周回路４の制御を行う。 - 特許庁
  • Upon power up, a power up controller and an electrical fuse controller 120 sense data at the portion of the electrical fuses 150 and direct serial transfer of the data to a PLL circuit 195 under the reference clock.
    パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラ１２０は、電気ヒューズ１５０の一部分におけるデータを感知し、基準クロック下のＰＬＬ回路１９５への直列転送を指示する。 - 特許庁
  • When a test instruction signal is inputted to a test mode terminal TT, an output from a selector SE2 is set up as the pass number of a pass number register group REP1, its clock pass is selected by the selector SE1 and a memory clock MC is supplied to an SDRAM 2.
    テスト指示信号がテストモード端子ＴTへ入力されたときは、セレクタＳＥ2の出力をパス番号レジスタ群ＲＥP1のパス番号とし、そのクロックパスをセレクタＳＥ1に選択させてメモリクロックＭＣをＳＤＲＡＭ２へ供給する。 - 特許庁
  • In such a system, the optimization is achieved by adjusting a pull-up resistance 15-1 and setting a clock frequency which is as suitable as possible so that high-voltage and low-voltage levels of data and a clock securely meet predetermined specifications.
    そのようなシステムでは、最適化は、プルアップ抵抗を調整し、可能な最良のクロック周波数を設定して、データ／クロックの高電圧および低電圧レベルが確実に所定の仕様内に収まるようにすることで達成される。 - 特許庁
  • This eliminates both the means for locking the read clock with an initial frequency and the time (lock up time) taken for locking the read clock at the initial frequency, resulting in the circuit scale and the signal read time being reduced.
    そのため、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。 - 特許庁
  • Moreover, a clock signal CLK2' having a two-fold frequency of a power supply voltage VCC is generated by a voltage doubler circuit 36, and the gate of the N-channel MOS transistor 23 is stepped up by applying this clock signal CLK2' to a capacitor 27.
    また、倍電圧回路３６によって電源電圧ＶＣＣの２倍の振幅を有するクロック信号ＣＬＫ２′を生成し、このクロック信号ＣＬＫ２′をキャパシタ２７に与えてＮチャネルＭＯＳトランジスタ２３のゲートを昇圧させる。 - 特許庁
  • An inverter 131 and a clocked inverter 132 build up a master flip-flop, which takes in an input signal at a rising edge of a normally rotational clock signal CKP.
    インバータ１３１およびクロックドインバータ１３２はマスターフリップフロップを構成し、正転クロック信号ＣＫＰの立上りエッジでその入力信号を取り込む。 - 特許庁
  • An emitted electromagnetic wave or the like can be reduced because it is not necessary to perform the clock-up, and the cost can be reduced because power can be saved.
    また、クロックアップしなくともよいため、放射電磁波などを低減できるとともに省電力を図ることができるためコストダウンを図ることができる。 - 特許庁
  • The gate control means generates positioning pulses for the data sectors in synchronism with a second clock when the counter means counts up to a first predetermined value.
    ゲート制御手段は前記カウンタ手段が第１の所定値をカウントすると、第２のクロックに同期して前記データセクタの位置決め用パルスを発生する。 - 特許庁
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