テスト構成の英語

組合わせ回路をテストする際のテストデータの入力に際し、１つのテストデータを１パターンでテストすることを可能とし、テスト回路の回路構成を簡略化し、かつテスト時間の短縮を可能にする。例文帳に追加

To test one item of test data by one pattern when inputting test data at the testing of combinational circuits, to simplify the circuit configuration of a test circuit, and to shorten test time. - 特許庁

スキャンテスト機能を備えた半導体集積回路において、テスト時間短縮のため、Ｉ/Ｏ部のテストと内部回路のテストの並列実行が可能なテスト回路構成やそのテスト方法を提供する。例文帳に追加

To provide a test circuit structure capable of executing the test of an I/O part and the test of an internal test in parallel in order to shorten the testing time in a semiconductor integrated circuit equipped with scan test function, and a test method therefor. - 特許庁

テストの構成と、同様のテストを追加する方法については、tests.c を参照すること。例文帳に追加

See tests.c for test configuration, and hints on how to add similar tests. - XFree86

シリアルテストインターフェースを有する回路構成、およびシリアルテスト作動モード手順例文帳に追加

CIRCUIT DEVICE WITH SERIAL TEST INTERFACE AND SERIAL TEST MODE PROCEDURE - 特許庁

核四極子共鳴テスト法および核四極子共鳴テスト装置を構成する方法例文帳に追加

METHOD OF NUCLEAR QUADRUPOLE RESONANCE TESTING AND METHOD OF CONFIGURING APPARATUS FOR NUCLEAR QUADRUPOLE RESONANCE TESTING - 特許庁

クロック制御式テスト容易化デザイン構成を用いたシーケンシャルテストパターン生成例文帳に追加

SEQUENTIAL TEST PATTERN GENERATION USING CLOCK CONTROL DESIGN FOR TESTABILITY STRUCTURE - 特許庁

テストモジュールは、第１のバスを使用してメモリに対するテストを実行させるように構成される。例文帳に追加

The test module is configured to cause tests to be performed on the memory using the first bus. - 特許庁

入力アナログ信号に代えテスト信号を入力して、所定のテストを行うように構成される。例文帳に追加

In place of the input analog signal, a test signal is inputted to execute a predetermined test. - 特許庁