combinational circuitsとは 意味・読み方・使い方

This method performs a scan test of an integrated circuit 1 provided with combinational circuits 10, 11, 12 and a flip-flop constituting a scan chain 20.例文帳に追加

組み合わせ回路１０、１１、１２と、スキャンチェーン２０を構成するフリップフロップと、を備える集積回路１のスキャンテストを行う方法である。 - 特許庁

Then, the design data of a plurality of combinational circuits 202 are serially connected from the design data of the pre-cell group 401, and the design data of a post-cell group 402 are connected to the post stage of the design data of the tail combinational circuit 202.例文帳に追加

そして、複数の組み合わせ回路２０２の設計データを前段のセル群４０１の設計データから直列に接続し、末尾の組み合わせ回路２０２の設計データの後段に後段のセル群４０２の設計データを連結する。 - 特許庁

A set of combinational logic circuits is used to detect specific data bit patterns appearing in A1 and A2 SONET framing bytes like '010' and '101'.例文帳に追加

組合せ論理回路の組を使用して、「０１０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴフレーミング・バイトに現れる固有のデータ・ビット・パターンを検出する。 - 特許庁

Voltage inspection points 12-1 to 12-N are connected to a common voltage measuring wire 101 through an analog switch of combinational circuits 13-1 to 13-N.例文帳に追加

電圧検査ポイント１２−１〜１２−Ｎは、組み合わせ回路１３−１〜１３−Ｎのアナログスイッチを介して、共通の電圧測定用配線１０１に接続されている。 - 特許庁

Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable.例文帳に追加

早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。 - 特許庁

The combinational circuits 12 to 16 are selected according to the select signal S from the control circuit 17 and data are outputted from the register 10 according to a register storage clock Rck.例文帳に追加

制御回路１７からのセレクト信号Ｓに応じて組合せ回路１２〜１６を選択し、レジスタ格納クロックＲｃｋに応じてレジスタ１０からデータを出力する。 - 特許庁

To provide a code generating device which can perform shift operation at high speed with a small circuit scale by providing combinational circuits (matrix arithmetic weights) according to a shift number.例文帳に追加

シフト数に応じて組合せ回路（行列演算重み）を設けることによって、小さい回路規模でシフト動作を高速に行うことができる符号発生装置を提供する。 - 特許庁

FFs and a combinational logic circuit are connected so that combinational logic circuits 102A to N show a minimum leakage current when reset flip-flops 104A to 104N, 108A to 108N, 112A to 112N are in reset state and set reset flip-flops 106A to 106N, 110A to 110N, 114A to 114N are in set state.例文帳に追加

リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。 - 特許庁