フローティングゲートメモリの英語

低抵抗ソール領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ例文帳に追加

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL WITH LOW RESISTANCE SOURCE REGION AND HIGH SOURCE COUPLING, AND MEMORY ARRAY MADE THEREBY - 特許庁

非直線的な細長いフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列方法及びそれにより形成されたメモリアレー例文帳に追加

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS HAVING ELONGATED NONLINEAR FLOATING GATE, AND MEMORY ARRAY FORMED USING THE SAME - 特許庁

水平に向けたエッジをもつフローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法及びそれにより形成されたメモリアレー例文帳に追加

SELF-ALINE TYPE METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL HAVING EDGE DIRECTED IN HORIZONTAL DIRECTION, AND MEMORY ARRAY FORMED BY IT - 特許庁

ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ例文帳に追加

SELF-ALIGNED METHOD OF FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS WITH SOURCE SIDE ERASE, AND MEMORY ARRAY MADE THEREBY - 特許庁

半導体デバイスの製造に関し、トンネル酸化物の厚さ制御を改良する工程を含む、フローティングゲートメモリデバイスの製造方法を提供する。例文帳に追加

To provide a method of manufacturing a floating gate memory device including a step for improving the thickness control of a tunnel oxide in the manufacture of a semiconductor device. - 特許庁

フローティングゲートメモリデバイスの製造方法に関し、ベース基板１００、埋め込み絶縁層、および単結晶半導体上部層から形成される、半導体−オン−絶縁体基板が提供される。例文帳に追加

The present invention is related to a method for producing a floating gate memory device, wherein a semiconductor-on-insulator substrate is provided, formed of a base substrate 100, a buried insulation layer, and a monocrystalline semiconductor top layer. - 特許庁

ソースがチャネル領域の中に横方向に散在および拡散するのを低減させ、これはフローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減をもたらす。例文帳に追加

To reduce the scattering and the diffusion of a source in the lateral direction in a channel region, and to reduce the lowering of a drain induction barrier (DIBL) in a floating ate memory cell. - 特許庁

基体に形成されたソース及びドレイン領域と、そのソース領域上に配置された導電性材料ブロックとを備えたフローティングゲートメモリセルのアレーを形成する方法及びそれにより形成されたアレー。例文帳に追加

The method is for forming an array of floating gate memory cells, provided with the source and drain regions formed in a substrate and with a conductive material block positioned on the source regions, and the array is formed by using this method. - 特許庁