0層の英語

In_xGa_1-xN(0<X<1)well層の膜厚は1.5〜4.5[nm]、 barrier層の膜厚は、In_xGa_1-xN(0<X<1) well層の膜厚の1.5〜5.0倍が良い。例文帳に追加

The thickness of an InxGa1-xN (0<x<1) well layer is 1.5-4.5 nm, and the thickness of a barrier layer is preferably 1.5-5.0 times the film thickness of the well layer. - 特許庁

すなわち、本発明に係る発光ダイオードの発光層は一般式In_xGa_1-xN_1-yX_y（0＜x＜1;X=P,As,Sb,Bi;y=0＜y＜0.01/0＜y＜0.005）で表される。例文帳に追加

In short, the light-emitting layer of the light-emitting diode is represented by a general formula InxGa1-xN1-yXy (0<x<1; X=P, As, Ab, Bi; y=0<y<0.01/0<y<0.005). - 特許庁

半導体装置は、Al_xIn_yGa_1-x-yN(0≦x<1, 0≦y<1)のチャネル層２上に、Al_zGa_1-zN(Al組成zは0≦z≦1)の電子供給層３から成るヘテロ接合を形成したIII族窒化物半導体ヘテロ接合電界効果型トランジスタである。例文帳に追加

A semiconductor device is a group-III nitride semiconductor heterojunction field effect transistor, having a heterojunction formed on a channel layer 2 of Al_xIn_yGa_1-x-yN (0≤x<1, 0≤y<1) as an electron supply layer 3 of Al_zGa_1-zN (Al composition z satisfies 0≤z≤1). - 特許庁

第１の層３２の表層３３は、ＴｉＯ_x（０＜ｘ＜２）およびＳｉＯ_ｙ（０＜ｙ＜２）を含む。例文帳に追加

A surface layer 33 of the first layer 32 includes TiO_x(0<x<2) and SiO_y(0<y<2). - 特許庁

ｐ型半導体領域は、Ａｌ_xＩｎ_yＧａ_zＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）層２６から形成されている。例文帳に追加

The p-type semiconductor region is formed with an Al_xIn_yGa_zN (x+y+z=1, x≥0, y≥0, and z≥0) layer 26. - 特許庁

ガイド層１５，１７はＩｎＧａＮからなり、クラッド層１４，１８は、Ａｌ_ｘＩｎ_ｙＧａ_１−ｘ−ｙＮ（０＜ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）からなる。例文帳に追加

Guide layers 15, 17 are each composed of InGaN, and clad layers 14, 18 are each composed of Al_xIn_yGa_1-x-yN (0<x<1, 0<y<1, 0<x+y<1). - 特許庁

また、Ａｌ_w Ｉｎ_x Ｇａ_1-w-x Ｎ（０＜ｗ＜１，０＜ｘ＜１）からなる層と、Ａｌ_y Ｉｎ_z Ｇａ_1-y-z Ｎ（０＜ｙ＜ｗ，ｘ＜ｚ＜１）からなる層とを交互に積層してなる多重構造を有していても良い。例文帳に追加

They may comprise a multiplex structure, where a layer of Al_wIn_xGa_1-w-xN (0<w<1, 0<x<1) and a layer of Al_yIn_zGa_1-y-zN (0<y<w, x<z<1) are laminated alternately. - 特許庁