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WCLKとは 意味・読み方・使い方
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「WCLK」を含む例文一覧
該当件数 : 9件
Inside the pickup, a separator circuit 227 is provided with a PLL circuit 50 for reproducing a basic clock WCLK on the basis of a transmitted EFM signal.例文帳に追加
伝送されたEFM信号に基づいて基本クロックWCLKを再生するPLL回路50を、ピックアップ内の分離回路227に設けた。 - 特許庁
A voltage-controlled oscillator 40 varies in oscillation frequency according to the output signal of the low-pass filter 30 to generate the clocks (wclk, sclk), which are supplied to the phase comparators 10-1 to 10-N.例文帳に追加
電圧制御発振器40は、ローパスフィルタ30の出力信号に基づいて発振周波数を変化させて前記複数のクロック(wclk、sclk)を生成し、これを位相比較器10_−1〜10_−Nに供給する。 - 特許庁
That is, it is given to the formatter 34 as a write clock signal WCLK which is a reference for pit formation.例文帳に追加
つまり、ピット形成のための基準となるライトクロック信号WCLKとしてフォーマッタ34に与えられる。 - 特許庁
Phase comparators 10-1 to 10-N find the quantities of phase differences between clocks generated in the clock recovery circuit and input data.例文帳に追加
クロックリカバリ回路内で生成した複数のクロック(wclk、sclk)と入力データdataとの間の位相のずれ量が、位相比較器10_−1〜10_−Nで求められる。 - 特許庁
A W counter 2 which is a first write address counter generates an actual write address WAD1 based on write enable signals WEN1 and a write clock WCLK.例文帳に追加
第一の書込みアドレスカウンタであるWカウンタ2は書込みイネーブル信号WEN1と書込みクロックWCLKとを基に実際の書込みアドレスWAD1を生成する。 - 特許庁
A master latch circuit 12 and a slave latch circuit 21 are register for write-only and the master latch circuit 12 and slave latch circuits 21, 22 are controlled by WCLK generated in a write-cycle.例文帳に追加
マスタラッチ回路12とスレーブラッチ回路21とがライト専用レジスタで、マスタラッチ回路12とスレーブラッチ回路21,22とはライトサイクルで発生するWCLKで制御される。 - 特許庁
First and second preprocessing flip-flop FF1a and FF1b latch a C/A signal (CAint) inputted in a register 40a with a clock (0.5WCLKint) having a frequency of a half of that of an external clock signal WCLK and its inversion clock.例文帳に追加
第1及び第2の前処理フリップフロップFF1a及びFF1bは、レジスタ40aに入力されたC/A信号(CAint)を、外部クロック信号WCLKの1/2の周波数を有するクロック(0.5WCLKint)及びその反転クロックで、ラッチする。 - 特許庁
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「WCLK」を含む例文一覧
該当件数 : 9件
The W counter 4 which is a second write address counter generates a write address WAD2 provided with the delay of fixed time to the actual write address WAD1 based on the write enable signals WEN2 delayed for the fixed time in a delay circuit 3 and the write clock WCLK.例文帳に追加
第二の書込みアドレスカウンタであるWカウンタ4は遅延回路3で一定時間遅延された書込みイネーブル信号WEN2と書込みクロックWCLKとを基に実際の書込みアドレスWAD1に対して一定時間の遅延を持った書込みアドレスWAD2を生成する。 - 特許庁
A recording clock generation circuit 7 is provided with a PLL circuit provided with an oscillator and generating a recording pulse generation clock (SCLK) for generating a recording clock signal (WCLK) that is a synchronization signal for performing a prescribed modulation processing to recording data to be recorded on an optical disk 1 in synchronization with a wobble signal (WBL).例文帳に追加
記録クロック生成回路7は、発振器を備え、ウォブル信号(WBL)に同期させ光ディスク1に記録する記録データに所定の変調処理を施すための同期信号である記録用クロック信号(WCLK)を生成するための記録パルス生成クロック(SCLK)を発生するPLL回路を備えている。 - 特許庁
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