memory‐coreの英語

Each memory core is constituted of flag cells FC and data cells C.例文帳に追加

各メモリコアは、フラグセルＦＣとデータセルＤＣとから構成される。 - 特許庁

SEMICONDUCTOR DEVICE, MEMORY CORE CHIP, MEMORY PERIPHERAL CIRCUIT CHIP, AND SEMICONDUCTOR MEMORY DEVICE例文帳に追加

半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 - 特許庁

Read-out data Qn outputted from the memory core 50 is latched by a latch circuit 70.例文帳に追加

メモリコア５０から出力される読出データＱｎは、ラッチ回路７０によってラッチされる。 - 特許庁

The memory cell array 1 of each memory core is divided into plural blocks Bi for each erasion unit.例文帳に追加

各メモリコアのメモリセルアレイ１は、消去単位毎に複数のブロックＢｉに分割される。 - 特許庁

A self-timing type memory core generates a reset signal for resetting a clock input buffer.例文帳に追加

セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。 - 特許庁

METHOD AND DEVICE FOR ACCESSING MEMORY CORE PLURAL TIMES IN ONE CLOCK CYCLE例文帳に追加

１クロック・サイクル中にメモリ・コアを複数回アクセスする方法と装置 - 特許庁

The memory core 50 starts read-out operation responding to the activation of the clock signal CLK.例文帳に追加

メモリコア５０は、クロック信号ＣＬＫの活性化に応答して、読出動作を開始する。 - 特許庁

A memory 102 of the invention includes; a memory core 106-1 and a memory core 106-2; an interface circuit 105-1 and an interface circuit 105-2; a selecting circuit 107 for selecting connection paths of signals between the memory core 106-1 and the memory core 106-2, and the interface circuit 105-1 and the interface circuit 105-2.例文帳に追加

本発明にかかるメモリ１０２は、メモリコア１０６−１及びメモリコア１０６−２と、インターフェイス回路回路１０５−１及びインターフェイス回路１０５−２と、メモリコア１０６−１及びメモリコア１０６−２とインターフェイス回路回路１０５−１及びインターフェイス回路１０５−２との間の信号の接続経路を選択する選択回路１０７と、を有する。 - 特許庁