n-well CMOS processとは 意味・読み方・使い方

To provide the method of processing a high voltage p++/n- well junction in a standard submicron CMOS process.例文帳に追加

標準サブミクロンＣＭＯＳプロセスで、高耐圧ｐ^＋＋／ｎ^−ウエル接合部を処理する方法を提供する。 - 特許庁

In an implantation process for manufacturing CMOS structure provided with an ESD (ESD HVnMOS), an (n) well area is covered with a mask, P-well is implanted to form a p-well.例文帳に追加

静電気放電（ＥＳＤ）による劣化に対処する保護装置としての応用のための横型ｎｐｎトランジスタの大電流能力は、アバランシェを起こしているｐｎ接合からウエハの裏面コンタクト（１０）へ流れるコレクタ電流が通る材料の電気抵抗値を調節することによって改善される。 - 特許庁

After forming an oxide film 15 (silicide protection) and a sidewall 16 in the manufacturing process of the semiconductor device comprising a CMOS element and a resistor element, a p^+ source/drain area 14 is formed by injecting impurities into both sides of a gate electrode 7A in an n well 4.例文帳に追加

ＣＭＯＳ素子部と抵抗素子部とを有する半導体装置の製造工程において、酸化膜１５（シリサイドプロテクション）とサイドウォール１６とを形成した後に、Ｎウエル４内におけるゲート電極７Ａの両側に不純物を注入してＰ＋ソース／ドレイン領域１４を形成する。 - 特許庁

Further, even when introduction conditions of the n type or p type impurities and heating conditions of a semiconductor substrate 1 in well formation are predetermined, the reverse withstand voltage of the diode can optionally be set by adjusting the interval of the border area Ad, so the diode can be formed by using the well forming stage in an ordinary CMOS process.例文帳に追加

またｎ型およびｐ型の不純物の導入条件や、ウェル形成時における半導体基板１の加熱条件が予め決まっている場合でも、境界領域Ａｄの間隔を調節することでダイオードの逆方向耐電圧を任意に設定できるので、通常のＣＭＯＳプロセスでのウェル形成工程を用いてダイオードを形成できる。 - 特許庁