pes-11とは 意味・読み方・使い方

CRC unit 81 in a PES analyzer 80 analyzes PES-Header of caption-superimposed data to extract a PES-Length for CRC-checking the superimposed PES data inputted from a TS header analyzer 11, based on control of a CPU 34.例文帳に追加

ＰＥＳ解析部８０のＣＲＣ部８１は、ＣＰＵ３４の制御に基づいて、ＴＳヘッダ解析部１１より入力された字幕ＰＥＳデータをＣＲＣチェックする場合、字幕ＰＥＳデータのPES-Headerを解析し、PES _Lengthを抽出する。 - 特許庁

A stream data processing apparatus 1 has a PES buffer 11 which stores PES data, a decoding part 12 which acquires PES data from the PES buffer 11 to decode it, and a boundary detection part 15 which detects the boundaries of PES packets in the PES data, and a packet analysis part 17 which analyzes PES headers.例文帳に追加

ストリームデータ処理装置１は、ＰＥＳデータを格納するＰＥＳバッファ１１、ＰＥＳバッファ１１からＰＥＳデータを取得し復号化する復号化部１２、ＰＥＳデータ中のＰＥＳパケットの境界を検出する境界検出部１５及びＰＥＳヘッダの解析を行うパケット解析部１７を備える。 - 特許庁

The decoding part 12 interrupts acquisition of PES data from the PES buffer 11 corresponding to detection of the PES packet boundaries by the boundary detection part 15, and restarts data acquisition from the PES buffer 11 based on analysis processing results from the packet analysis part 17.例文帳に追加

復号化部１２は、境界検出部１５によるＰＥＳパケット境界の検出に応じてＰＥＳバッファ１１からのＰＥＳデータの取得を中断し、パケット解析部１７による解析処理結果に基づいて、ＰＥＳバッファ１１からのデータ取得を再開する。 - 特許庁

The video PES signal is decoded by a video decoder 7 and supplied to a video format converting part 11.例文帳に追加

映像ＰＥＳ信号は、映像デコーダ７によってデコードされ、映像フォーマット変換部１１に供給される。 - 特許庁

A video + caption analog signal and an audio analog signal are compressed/coded into an ES(Elementary Stream) by a video encoder 11 and an audio encoder 12 respectively, a packetizing processing 13 applies packetizing to the ES to obtain a PES(Packetized Elementary Stream), and a multiplexer 16 applies time division multiplex processing to the PES to obtain a TS(Transport Stream).例文帳に追加

映像＋字幕と音声のアナログ信号は、それぞれ映像エンコーダ１１と音声エンコーダ１２により圧縮・符号化されてＥＳとなり、パケット化処理１３によりパケット化されてＰＥＳとなり、時分割多重化されてＴＳとなる。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁

Buffers 11, 14 sequentially store a prescribed number of TS packets of a transport stream, and packet identification sections 12, 15 detect a TS header of each stored TS packet, to discriminate whether a PES header and an ES header are included in each TS packet, on the basis of the TS header and inform a timing control section 18 about the result of discrimination.例文帳に追加

トランスポートストリームをバッファ１１，１４にそれぞれ所定個数のＴＳパケットを順次保持し、パケット識別部１２，１５でそれぞれ保持された各ＴＳパケットのＴＳヘッダを検出し、このＴＳヘッダからＰＥＳヘッダ及びＥＳヘッダがＴＳパケットに含まれているか否かを判定し、この判定結果をタイミング制御部１８に通知する。 - 特許庁