pes-5とは 意味・読み方・使い方

This content processing apparatus 1 is provided withs a tuner 3 and a TS packet PES converting section 5.例文帳に追加

本発明のコンテンツ処理装置１は、チューナ３及びＴＳパケットＰＥＳ変換部５を備える。 - 特許庁

The TS packet PES converting section 5 divides the video PES in the MPEG2-TS into a first divided video PES including only an IDR (Instantaneous Decoding Refresh) picture and a second divided video PES including a non-IDR picture and inserts an adaptation field and stuffing to the first and second divided video PESs.例文帳に追加

ＴＳパケットＰＥＳ変換部５は、ＭＰＥＧ２−ＴＳ中の映像ＰＥＳを、ＩＤＲピクチャのみを有する第１の分割映像ＰＥＳとｎｏｎＩＤＲピクチャを含む第２の分割映像ＰＥＳとに分割し、第１及び第２の分割映像ＰＥＳに対してアダプテーションフィールド及びスタッフィングを挿入する。 - 特許庁

A PES (Packetized Elementary Stream) generating circuit 2 outputs the inputted ES data 9 and the time stamp 4 as PES data 5 added with time stamp information by a system time code 8 and an operation B clock 7.例文帳に追加

ＰＥＳ生成回路２は入力したＥＳデータ９およびＥＳ生成タイムスタンプ４をシステムタイムコード８と動作Ｂクロック７によりタイムスタンプ情報が付加されたＰＥＳデータ５として出力する。 - 特許庁

The data processing system 1 includes: a CPU 5; a PES (Packetized Elementary Stream) decoder 2; an ES (Elementary Stream) decoder 3; a buffer 6; and a buffer 7.例文帳に追加

データ処理システム１は、ＣＰＵ５、ＰＥＳデコーダ２、ＥＳデコーダ３、バッファ６、及びバッファ７を備えて構成されている。 - 特許庁

Consequently since movement control of the magnetic-tape 5 to the width direction is carried out only by PES_LTM based on LTM, the malfunction is eliminated in which the magnetic head moves by falsely recognizing the setting speed change of the magnetic tape 5 as the LTM, and deterioration of the PES can be prevented.例文帳に追加

このため、磁気テープ５の幅方向への移動制御は、ＬＴＭに基づくＰＥＳ_LTMのみにより行われるため、磁気テープ５の速度変動をＬＴＭと誤認識して磁気ヘッドを動かす誤動作がなくなり、ＰＥＳの悪化を防ぐことができる。 - 特許庁

A control PE 7 supplies commands contained in a program stored in a main memory 5 to PEs 1-4 which perform various kinds of operation based on the storing content of a status register 8 which stores the statuses of the PEs 1-4.例文帳に追加

コントロールＰＥ７では、各種の演算を行う４つのＰＥ１乃至４の状態を記憶するステータスレジスタ８の記憶内容に基づいて、ＰＥ１乃至４それぞれに対して、メインメモリ５に記憶されたプログラムの中のコマンドが供給される。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁