transistor-controlled delayとは 意味・読み方・使い方

The second transistor Tr2 is controlled by an inverted clock signal and the 1st transistor Tr2 is controlled by an inverted clock signal delayed by the delay circuit tdn.例文帳に追加

第２トランジスタＴｒ２は反転クロック信号によって制御され、第１トランジスタＴｒ２は遅延回路ｔｄｎによって遅延された反転クロック信号によって制御される。 - 特許庁

Each clamp circuit contains a selectable delay stage coupled with the output of the buffer 10, a current regulator which is controlled by the delay stage, and a clamp device coupled with the control node of the connected output transistor.例文帳に追加

それぞれのクランプ回路は、バッファの出力に結合された選択可能な遅延段と、遅延段に制御される電流調整器と、出力トランジスタの制御ノードに結合されたクランプ・デバイスとを含む。 - 特許庁

A cell drain potential Vmcd as an output of the cell drain potential generating circuit is to be output from a source electrode of the N-channel transistor 116 controlled by the delay circuit.例文帳に追加

セルドレイン電位発生回路の出力であるセルドレイン電位Ｖｍｃｄは，遅延回路に制御されるＮチャネル型トランジスタ１１６のソース電極から出力されることになる。 - 特許庁

Furthermore, the gate voltage of a PMOS transistor 11 and that of an NMOS transistor 12 in the transmission gate 8 are controlled to cause the capacity of a tester taken from an input cell 7 to be comparable with that of the PCB with the circuit device mounted thereon after the delay test.例文帳に追加

また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。 - 特許庁