| 例文 (9件) |
バスタイミングを含む例文一覧と使い方
該当件数 : 9件
バスタイミング制御回路例文帳に追加
BUS TIMING CONTROL CIRCUIT - 特許庁
バスタイミング制御回路は、バスタイミング設定値テーブル、バスタイミング設定レジスタ群およびバスインタフェースから構成されている。例文帳に追加
A bus timing control circuit is constituted of a bus timing set value table, a bus timing setting register group and a bus interface. - 特許庁
バスタイミング設定値テーブルは、周辺装置ごとに存在する。例文帳に追加
The bus timing set value table exists in each peripheral device. - 特許庁
選択された設定値は、バスタイミング設定レジスタ群に一括して読み込まれ、保持される。例文帳に追加
The selected set values are collectively read and stored in the bus timing setting register group. - 特許庁
セレクタ列でクロック制御回路から供給される動作クロック周波数に対応するバスタイミング設定値選択信号に従って、上記バスタイミング設定値テーブル中の設定値を選択する。例文帳に追加
In accordance with a bus timing set value selection signal corresponding to operation clock frequency supplied from a clock control circuit as a selector string, set values in the bus timing set value table are selected. - 特許庁
ＣＰＵがバスを介して周辺装置にアクセスする際に要する、各種バスタイミングの設定値をソフトウェアにて管理する手間を削減するバスタイミング制御回路を提供する。例文帳に追加
To provide a bus timing control circuit capable of reducing labor for managing the set values of various kinds of bus timing required when a CPU accesses peripheral devices through a bus by using software. - 特許庁
入出力装置の多様なバスタイミングに対応でき、効率よくバス制御を行うバス制御装置を提供する。例文帳に追加
To obtain the bus controller which is adaptive to various timing of input/output devices and efficiently performs bus control. - 特許庁
バスタイミング発生シーケンサ１３は、タイミング指定信号２２として受け取ったアクセスタイミングを規定する設定値の組に従って基本バスタイミングを作成し、これを元に制御信号を発生してバス制御線２３に出力する。例文帳に追加
A bus timing generation sequencer 13 generates basic bus timing according to a group of set values prescribing access timing received as a timing specification signal 22, generates a control signal on the basis of it, and outputs it to a bus control line 23. - 特許庁
これにより、第１バスに対して第２バスのバスタイミングが進み側にずれたとしても、データバス上の信号波形が確実に正しい信号レベルに達しているタイミングでデータを読み込むことができる。例文帳に追加
Even if the bus timing of the second bus is shifted to a travel side with respect to the first bus, data can be read at timing when a signal waveform on the data bus securely reaches a correct signal level. - 特許庁
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