「桁遅延器」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。例文帳に追加

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only. - 特許庁

長所として、本発明は、桁あふれフラッグの生成と関連する計算遅延を、従来の加算器と比較して、トランジスタの点数あるいは回路面積の増加を要求することなく、大幅に低減する。例文帳に追加

As a merit, this invention substantially reduces calculation delay related to the generation of the overflow flag without requesting the increase of the number of transistors or a circuit area compared to a conventional adder. - 特許庁

従来の技術において、マンチェスタ桁上げ加算器の桁上げ連鎖部に代表されるドミノ論理回路において必要であった、クロック信号が０の期間にオフになりプリチャージノードのプリチャージ状態を破壊してしまわないためのＮチャンネルトランジスタを排除し、ドミノ論理回路の動作遅延時間を向上する。例文帳に追加

To enhance an operation delay time of a domino logic circuit by excluding an N channel transistor(TR) that has been required for a domino logic circuit represented as a carry chain for a Manchester carry adder in a conventional technology and is turned off when a clock signal is zero and used for avoiding destruction of a pre-charge state of a pre-charge node. - 特許庁