「gate FET」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An inductance 13 is connected mutually between the gate of the first FET 11 and the gate of the FET 12.例文帳に追加

上記第１、第２のＦＥＴ１１、１２のゲート相互間にはインダクタンス１３が接続されている。 - 特許庁

The LPF 6 is provided between the gate of the FET 1 and the gate of the FET 2.例文帳に追加

ローパスフィルタ６は、ＦＥＴ１のゲートとＦＥＴ２のゲートとの間に設けられている。 - 特許庁

Resistors 12, 13 are connected in series between the gate of the FET 2 and the gate of the FET 4.例文帳に追加

ＦＥＴ２のゲートとＦＥＴ４のゲートとの間に抵抗１２、１３が直列に接続される。 - 特許庁

Moreover, the gate widths and gate lengths of the FET 1 and the FET 2 are made different from each other.例文帳に追加

さらにＦＥＴ１とＦＥＴ２のゲート幅およびゲート長を互に異ならせる。 - 特許庁

The FET 10, the FET 20, the FET 30 and the FET 40 have a gate electrode 12, a gate electrode 22, a gate electrode 32 and a gate electrode 42, respectively.例文帳に追加

ＦＥＴ１０、ＦＥＴ２０、ＦＥＴ３０およびＦＥＴ４０は、それぞれ、ゲート電極１２、ゲート電極２２、ゲート電極３２およびゲート電極４２を有している。 - 特許庁

GATE BIAS CIRCUIT OF MULTISTAGE FET AMPLIFIER例文帳に追加

多段ＦＥＴ増幅器のゲートバイアス回路 - 特許庁

GATE BIAS CIRCUIT FOR FET AMPLIFIER例文帳に追加

ＦＥＴ増幅器のゲ—トバイアス回路 - 特許庁

GATE ETCHING METHOD FOR HIGH VOLTAGE FET例文帳に追加

高電圧ＦＥＴ用ゲートエッチング方法 - 特許庁

SIDE GATE TYPE ORGANIC FET AND ORGANIC EL例文帳に追加

サイドゲート型有機ＦＥＴ及び有機ＥＬ - 特許庁

JUNCTION GATE FET, SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME例文帳に追加

接合型ＦＥＴ、半導体装置およびその製造方法 - 特許庁

DOUBLE-GATE FET DEVICE AND MANUFACTURING METHOD OF THE SAME例文帳に追加

ダブルゲートＦＥＴ素子及びその製造方法 - 特許庁

GATE INSULATING LAYER OF MIS TYPE FET例文帳に追加

ＭＩＳ型ＦＥＴのゲート絶縁層 - 特許庁

TOP GATE FET STRUCTURE AND MANUFACTURING METHOD THEREFOR例文帳に追加

トップゲート型ＴＦＴ構造及びその製造方法 - 特許庁

The FET 230 is composed of a gate 232, a source 234 and a drain 236.例文帳に追加

FET230は、ゲート232、ソース234、及びドレイン236から構成される。 - 特許庁

FET GATE STRUCTURE EQUIPPED WITH METAL GATE ELECTRODE AND SILICIDE CONTACTS例文帳に追加

金属ゲート電極およびシリサイド接点を備えたＦＥＴゲート構造 - 特許庁

The FET 104 has a gate insulating film 114 and a gate electrode 121.例文帳に追加

ＦＥＴ１０４は、ゲート絶縁膜１１４とゲート電極１２１を備える。 - 特許庁

The FET 102 has a gate insulating film 114 and a gate electrode 126.例文帳に追加

ＦＥＴ１０２は、ゲート絶縁膜１１４とゲート電極１２６を備える。 - 特許庁

Here, however, the static gate/source voltage of the FET is greater than the threshold voltage of the FET.例文帳に追加

ただし、上記ＦＥＴの静的ゲート−ソース電圧は上記ＦＥＴのしきい電圧よりも高い。 - 特許庁

The FET (MN1) is connected to the FET (MP1), and a signal IN1 is supplied to the gate thereof.例文帳に追加

ＦＥＴ（ＭＮ１）は、ＦＥＴ（ＭＰ１）に接続され、そのゲートに信号ＩＮ１が供給される。 - 特許庁

The FET (MN2) is connected to the FET (MP2), and a signal IN2 is supplied to the gate thereof.例文帳に追加

ＦＥＴ（ＭＮ２）は、ＦＥＴ（ＭＰ２）に接続され、そのゲートに信号ＩＮ２が供給される。 - 特許庁

Inter-source/drain of an FET (M63) is connected in parallel to the inter-gate/source of the FET (M61).例文帳に追加

ＦＥＴ（Ｍ61）のゲート・ソース間にＦＥＴ（Ｍ63）のドレイン・ソース間を並列接続する。 - 特許庁

A short circuit unit 23 short circuits the gate circuit of the MOS-FET, when the MOS-FET switching unit 21 is at off operation.例文帳に追加

短絡部２３はＭＯＳ・ＦＥＴスイッチ部２１のオフ動作時にこのゲート回路を短絡する。 - 特許庁

The identical gate voltage of the FET 1 is applied to the FET 2 by a switch 16.例文帳に追加

スイッチ１６によりＦＥＴ２にはＦＥＴ１と同一のゲート電圧を印加する。 - 特許庁

The gate of the FET 1 receives a signal from an input and extracts an output from any one of the drains of the FET 1 and the FET 2.例文帳に追加

ＦＥＴ１のゲートは入力からの信号を受け、ＦＥＴ１およびＦＥＴ２のドレインの少なくともいずれかから出力を取り出す。 - 特許庁

A voltage to be obtained by a drain current of the FET (M61) is fed back to the gate of the FET (M63), and the variations of the threshold voltage of the FET (M61) is detected by an FET (M64) equally connected to the FET (M63).例文帳に追加

ＦＥＴ（Ｍ61）のドレイン電流により得られる電圧をＦＥＴ（Ｍ63）のゲートに帰還するとともに、このＦＥＴ（Ｍ63）と等しく接続されたＦＥＴ（Ｍ64）により、ＦＥＴ（Ｍ61）のスレッショールド電圧のばらつきを検出する。 - 特許庁

The FET (first FET) of the comb-like pattern gate electrode is excellent in linearity, and the FET (second FET) of the bent pattern gate electrode is in harmonic distortion characteristics.例文帳に追加

櫛状パターンのゲート電極のＦＥＴ（第１ＦＥＴ）は線形性に優れ、曲折パターンのゲート電極のＦＥＴ（第２ＦＥＴ）は高調波歪み特性に優れている。 - 特許庁

To solve such a problem that a threshold increases when a p channel FET which uses a high dielectric constant gate dielectric film is formed by a gate first process.例文帳に追加

高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。 - 特許庁

The drain and gate of a sense FET Q12 are connected to the drain and gate of the main FET Q11 respectively.例文帳に追加

センスＦＥＴＱ１２のドレイン及びゲートがそれぞれメインＦＥＴＱ１１のドレイン及びゲートに接続されている。 - 特許庁

To provide a CMOS circuit which includes an n-FET gate stack having a gate dielectric and a metal gate conductor, and a p-FET gate stack having a gate dielectric layer and a silicon-containing gate conductor.例文帳に追加

ゲート誘電体及び金属ゲート導体を有するｎ−ＦＥＴゲート・スタックと、ゲート誘電体層及びシリコン含有ゲート導体を有するｐ−ＦＥＴゲート・スタックとを含むＣＭＯＳ回路を提供する。 - 特許庁

To obtain an insulated gate FET of microcrystal semiconductor structure with lattice distortion.例文帳に追加

格子歪を有する微結晶半導体構造の絶縁ゲイトＦＥＴを得る。 - 特許庁

To provide a multilayer spacer close to the gate of FET structure.例文帳に追加

ＦＥＴ構造のゲートに近接した多層スペーサーを提供すること。 - 特許庁

OFFSET GATE TYPE FET AND SEMICONDUCTOR DEVICE例文帳に追加

オフセットゲート型電界効果トランジスタ及び半導体装置 - 特許庁

INSULATED GATE FET AND METHOD OF MANUFACTURING THE SAME例文帳に追加

絶縁ゲート型電界効果トランジスタ及びその製造方法 - 特許庁

The capacitor 42 is connected between the gate and drain of the FET 41.例文帳に追加

コンデンサ４２はＦＥＴ４１のゲート・ドレイン間に接続されている。 - 特許庁

A resistor 8 is connected between the gate and source of the second FET 5.例文帳に追加

第２のＦＥＴ５のゲート−ソース間には抵抗８が接続されている。 - 特許庁

A gate of the FET 4 is connected to a variable voltage source VR.例文帳に追加

ＦＥＴ４のゲートは可変電圧源ＶＲに接続されている。 - 特許庁

Gate electric charges in a threshold voltage Vti of FET is assumed to be Qti.例文帳に追加

ＦＥＴの閾電圧値（Ｖｔｉ）におけるゲート電荷をＱｔｉとする。 - 特許庁

A sampling clock is jointed to a gate node of each FET.例文帳に追加

サンプリングクロックは各ＦＥＴのゲートノードに結合される。 - 特許庁

INSULATED GATE FET AND SEMICONDUCTOR DEVICE例文帳に追加

絶縁ゲート型電界効果型トランジスタ及び半導体装置 - 特許庁

The gate of the FET 2 is connected to GND through a resistor 7.例文帳に追加

また、ＦＥＴ２のゲートは抵抗７を介してＧＮＤに接続されている。 - 特許庁

An FET 1 of which the gate an input signal is applied to, a depletion-type FET 2 of which the gate a prescribed gate bias voltage is applied to, a current source FET 5, and a load are connected in series.例文帳に追加

ゲートに入力信号が印加されるＦＥＴ１と、ゲートに所定のゲートバイアス電圧が印加されるデプリーション型のＦＥＴ２と、電流源ＦＥＴ５と、負荷とを直列に接続した。 - 特許庁

A FET (T2) which is turned on/off by a driving signal outputted from a driver circuit 2 is provided between a gate of a FET (T1) and a ground, and when the FET (T2) is turned on, the FET (T1) is controlled to be turned off because the gate of the FET (T1) is grounded to the ground.例文帳に追加

ＦＥＴ（Ｔ１）のゲートとグランドとの間に、ドライバ回路２より出力されるの駆動信号によりオン、オフ動作するＦＥＴ（Ｔ２）を設け、該ＦＥＴ（Ｔ２）がオンのときには、ＦＥＴ（Ｔ１）のゲートがグランドに接地されるので、ＦＥＴ（Ｔ１）がオフとなるように制御される。 - 特許庁

The alternating current (AC) switching circuit comprises a first field effect transistor (FET) (144, 244) having a first source, a first gate and a first drain, and a second FET (142, 242) having a second drain, a second source connected with the above first source and a second gate connected with the above first gate.例文帳に追加

交流(AC)スイッチング回路は、第１のソース、第１のゲート、及び第１のドレインを有する、第１の電界効果トランジスタ(FET)(144,244)と、第２のドレイン、前記第１のソースに結合された第２のソース、及び前記第１のゲートに結合された第２のゲートを有する、第２のFET(142,242)とを備える。 - 特許庁

To provide an MIS-type FET which has low resistance, and is suitable for miniaturizing, easy to manufacture and proper for fine type whose gate length is approximately 0.2 μm or less and an SOI structure, and a method for manufacturing a semiconductor device of such an MIS-type FET or the like.例文帳に追加

低抵抗で、微細化に適し、製造が容易で、ゲート長が概ね0.2μm以下の微細な形式やSOI構造のものに好適なMIS型FET、及び、このようなMIS型FET等の半導体装置を製造する製造方法を提供する。 - 特許庁

By using actually measured data for which thresholds to a plurality of the MOS FETs of different gate lengths manufactured under the same process condition are actually measured and the analysis model of the threshold of the MOS FET, the impurity density distribution within the substrate of the channel surface of the MOS FET is calculated.例文帳に追加

同一プロセス条件で製造されたゲート長の異なる複数のMOS FET に対する閾値を実測した実測データとMOS FET の閾値の解析モデルを用いて、MOSFET のチヤネル表面の基板内不純物濃度分布を算出する。 - 特許庁