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「master slice system」に関連した英語例文の一覧と使い方 - Weblio英語例文検索


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Weblio 辞書 > 英和辞典・和英辞典 > master slice systemに関連した英語例文

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master slice systemの部分一致の例文一覧と使い方

該当件数 : 8



例文

To provide a master slice system memory cell exclusive for a memory cell allowing a plurality of types of circuit configurations to be implemented by a master slice system.例文帳に追加

複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。 - 特許庁

To enable various semiconductor integrated circuit devices to be designed and manufactured efficiently at a low cost, using a master slice system.例文帳に追加

マスタースライス方式を用いて種々の半導体集積回路装置を効率的に低コストで設計・製造する。 - 特許庁

The basic cell AA1 of the semiconductor integrated circuit includes a diffusing region 1, a gate poly 2, a contact 3, and a layer of the first layer wiring 4; and is used for IC/LSI of the master slice system.例文帳に追加

半導体集積回路の基本セルAA1は、拡散領域1、ゲートポリ2、コンタクト3、及び1層目配線4のレイヤを含み、マスタースライス方式のIC/LSIに用いられる。 - 特許庁

To provide a master slice system semiconductor integrated circuit device in which electrostatic protection capability and output drive capability can be optimized without lowering the efficiency of pads and elements.例文帳に追加

パッドや素子の使用効率を下げずに静電保護能力や出力駆動能力の最適化を行なうことができるマスタースライス方式の半導体集積回路装置を提供することを目的とする。 - 特許庁

例文

To provide a basic cell of a master slice system which secure a good design flexibility, easy wiring and wiring efficiency when manufactured in the form of an integrated circuit while realizing high speed operation and low power consumption of the circuit.例文帳に追加

集積回路化したときの設計の自由度、配線の容易性、及び配線効率を良好な状態で確保しつつ、回路の高速化、低消費電力化を実現するマスタスライス方式の基本セルを提供すること。 - 特許庁


例文

In the master slice system semiconductor integrated circuit 1, a sequential circuit and a combinational circuit are arranged in an internal core region on a semiconductor chip 2 while the internal core region is partitioned into a plurality of local regions 3.例文帳に追加

開示されるマスタースライス方式の半導体集積回路1は、順序回路と組合せ回路とが半導体チップ2上の内部コア領域内に配置され、内部コア領域は複数のローカル領域3に分割されている。 - 特許庁

When an I/O buffer is arranged as mentioned above, a master slice system semiconductor integrated circuit device in which electrostatic protection capability and output drive capability can be optimized without lowering the efficiency of pads and elements can be provided.例文帳に追加

以上のように入出力バッファを構成するために、パッドや素子の使用効率を下げずに静電保護能力や出力駆動能力の最適化を行なうことができるマスタースライス方式の半導体集積回路装置を提供することができる。 - 特許庁

例文

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル11に、p−MOSトランジスタ12a、12b及びn−MOSトランジスタ14a、14bの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁




  
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