「ts node」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The sample-and-hold circuit comprises: a sampling capacitor Cs having one end connected to a first node N1; a main transistor TM disposed between the first node N1 and a second node N2; and a sub transistor TS disposed in parallel with the main transistor TM.例文帳に追加

サンプル・ホールド回路は、一端が第１のノードＮ１に接続されるサンプリング用キャパシターＣｓと、第１のノードＮ１と第２のノードＮ２の間に設けられるメイントランジスターＴＭと、メイントランジスターＴＭと並列に設けられるサブトランジスターＴＳと、を含む。 - 特許庁

When a timing signal TS reaches an H level, an N transistor 31 is turned on, and voltage proportional to an unregulated voltage Vunreg occurs in a node N4.例文帳に追加

タイミング信号ＴＳがＨレベルになったとき，Ｎトランジスタ３１がオン状態となり，ノードＮ４に未調整電圧Ｖｕｎｒｅｇに比例する電圧が現れる。 - 特許庁

An A/D converter 34 digital-converts proportional voltage in the node N4 at the timing when the timing signal TS transits from an L level to the H level, and outputs it to a data latch 36.例文帳に追加

Ａ／Ｄ変換器３４は，タイミング信号ＴＳがＬレベルからＨレベルに遷移するタイミング，ノードＮ４における比例電圧をディジタル変換してデータラッチ部３６に対して出力する。 - 特許庁

Thereby, potential variation of a floating node at the time of holding data in a cross point type ferroelectric memory is prevented, while in an amplification type memory having a sense transistor Ts, timing control of data read-out operation from a memory cell can be simplified remarkably.例文帳に追加

これにより、クロスポイント型強誘電体メモリにおけるデータ保持時の浮遊ノードの電位変動を防ぐとともに、センストランジスタＴｓを有する増幅型のメモリにおいて、メモリセルからのデータ読出動作のタイミング制御を著しく簡略化させる。 - 特許庁