「First layer」を含む例文一覧(24472)
＜前へ 1 2 .... 89 90 91 92 93 94 95 96 97 .... 489 490 次へ＞- Then an electrolytic plating is executed with the first layer 21 and the second layer 22 as electrodes to form the track width regulating layer 12a in the opening 123A.
次に、第１層２１および第２層２２を電極として電解めっきを行って、開口部１２３Ａ内にトラック幅規定層１２ａを形成する。 - 特許庁 - A first electrode layer 20 and a second electrode layer 30 are stacked on the electrolyte layer 10, which contains an ionic liquid in a base polymer, such as, polyvinylidene fluoride.
ポリフッ化ビリニデンなどのベースポリマーにイオン液が含まれた電解質層１０に第１の電極層２０と第２の電極層３０が重ねられる。 - 特許庁 - A laminate structure comprises: a metallic base material 1; a dielectric layer 2; a first electrode layer 31; a second electrode layer 32; and a protective film 41.
本発明に係る積層構造体は、金属製の基材１、誘電体層２、第１電極層３１、第２電極層３２、及び保護膜４１を備えている。 - 特許庁 - The lower yarn layer 14 is formed of the bobbin threads 15 having a first adhesion film adhered to the inner pipe layer 12 and the intermediate rubber layer 16.
下糸層１４は、内管層１２及び中間ゴム層１６と接着する第１接着薄膜１５ｄを有する下糸１５から形成されている。 - 特許庁 - The refractive index of each layer preferably satisfies the relation of (refractive index of the transparent resin film)>(refractive index of the first interference layer)>(refractive index of the hard coat layer).
しかも、各層の屈折率が透明樹脂フィルムの屈折率＞第一の干渉層の屈折率＞ハードコート層の屈折率の関係にあることが好ましい。 - 特許庁 - Then, a first conductivity base layer 104 and a second conductivity emitter layer 105 are formed in a specified region in a surface part of the collector layer 102.
その後、コレクタ層１０２の表面部における所定の領域に第１導電型のベース層１０４及び第２導電型のエミッタ層１０５を形成する。 - 特許庁 - An average In composition ratio of one of the barrier layers and one of the well layers contacting the barrier layer is higher on the side of the second semiconductor layer than on the side of the first semiconductor layer.
障壁層と、それに接する井戸層と、のペアの平均Ｉｎ組成比は、第１半導体層の側よりも第２半導体層の側の方が高い。 - 特許庁 - In the pMOS region reaction between the metal layer 4 and the conductive layer 6 are suppressed, due to the barrier metal layer, and a first gate electrode G1 composed of a laminate film results.
ｐＭＯＳ領域では、バリアメタル層５により金属層４と導電層６との反応が抑制され、積層膜からなる第１ゲート電極Ｇ１となる。 - 特許庁 - The irregular layer 5 is disposed on at least either or both of the opposite surfaces of the first wiring layer 2 and the second wiring layer 3.
凹凸層５は、第１配線層２と第２配線層３との対向面の少なくとも一方の面上に、或いは双方の面上に、設けられる。 - 特許庁 - The thin film resistor 8 and the Faraday shield layer regions 22, 22' are made in the same conductive layer which is formed below the first metalized layer 28.
薄膜抵抗器８およびファラデー・シールド層領域２２、２２’は、同じ導電層内に作られ、この導電層は第１のメタライズ層２８の下に配置される。 - 特許庁 - The control logic section is coupled to the first display layer, the second display layer, and the input layer and controls their operations, in accordance with the method of the invention.
制御論理部は第１表示層、第２表示層及び入力層に結合され、本発明方法に従ってそれらの動作を制御する。 - 特許庁 - The boundary layer includes a reaction product of the part A reactive component and the part B reactive component and is disposed between the first layer and the second layer.
境界層が、パートA反応性成分とパートB反応性成分との反応生成物を含み、そして、第一層と第二層との間に配置される。 - 特許庁 - It is formed of a first layer 118 of inner material, a second intermediate layer 122 of expansible PTFE, and an outer layer 126 of a third material.
これは、第１の内部材料層（１１８）、拡張ＰＴＦＥの第２の中間層（１２２）及び第３の材料の外部層（１２６）から形成され得る。 - 特許庁 - The fixed layer 22A is electrically connected with the first interconnection layer BL, and the recoding layer 22C is electrically connected with the diffusion region 16 of the select transistor 13.
固定層２２Ａは第１の配線層ＢＬに電気的に接続され、記録層２２Ｃは選択トランジスタ１３の拡散領域１６に電気的に接続される。 - 特許庁 - The relation between the total film thickness d1 of the Si film of a first layer and the SiO_x film of a second layer and SiO_x film d2 of the second layer is 0.1≤d2/d1≤0.9.
第１層のＳｉ膜と第２層のＳｉＯ_x膜との合計膜厚d1と第２層のＳｉＯ_x膜d2との関係が、0.1≦ｄ2/ｄ1≦0.9となるようにする。 - 特許庁 - The stretch controlling part 2 has a constitution in which a first separating layer 4, a second separating layer 5, and a third separating layer 6 are slidably laminated with each other.
前記伸長調節部２は、第１分離層４、第２分離層５、および第３分離層６を互いに摺動可能に積層した構成とする。 - 特許庁 - The insulating layer 107 has a plurality of slope end faces on the respective upper parts of the first circuit pattern layer 103 and the second circuit pattern layer.
絶縁層１０７が第１の回路パターン層部分１０３と第２の回路パターン層部分のそれぞれの上において複数の傾斜端面を有する。 - 特許庁 - In the photoelectric surface 10, a buffer layer 14, a first GaN layer 16 and a second GaN layer 18 are formed on a substrate 12 in this order.
光電面１０において、基板１２上にバッファー層１４、第１のＧａＮ層１６、及び第２のＧａＮ層１８がこの順で形成されている。 - 特許庁 - A second p-type clad layer 16 is formed in the laser on the first p-type clad layer 13, and has higher carrier concentration than the p-type current block layer 14.
第２ｐ型クラッド層１６は、第１ｐ型クラッド層１３上のレーザ部に形成され、ｐ型電流ブロック層１４よりも高いキャリア濃度を有する。 - 特許庁 - In addition, a p-type second clad layer 6b is formed on the layer 7 and the first clad layer 6a is formed in the opening 8.
ｎ−電流ブロック層７上およびストライプ状開口部８内のｐ−第１クラッド層６ａ上にはｐ−第２クラッド層６ｂが形成される。 - 特許庁 - The inner layer side via holes 16, 24 do not narrow a component mounting area in a first wiring layer L1 and a fourth wiring layer L2.
内層側ビアホール１６、２４は、外面配線層である第１配線層Ｌ１および第４配線層Ｌ２に対し、部品実装エリアを狭くすることがない。 - 特許庁 - Subsequently, the third patterned layer of the sacrificial substance has an opened portion due to the exposed area of the first electrode layer and formed in the second electrode layer.
次いで、犠牲物質の第三のパターン化された層は、第一電極層の露出された領域による開口部を備えて、第二電極層に形成される。 - 特許庁 - A storage layer ML of a memory element RM is formed of a first layer ML1 on the side of a lower electrode BE and a second layer ML2 on the side of an upper electrode TE.
メモリ素子ＲＭの記憶層ＭＬを、下部電極ＢＥ側の第１の層ＭＬ１と上部電極ＴＥ側の第２の層ＭＬ２で形成する。 - 特許庁 - The pixel structure includes a scanning line, a gate pattern, a first dielectric layer, a channel layer, a source, a drain, a data line, a second dielectric layer, and a pixel electrode.
走査線、ゲートパターン、第一誘電体層、チャネル層、ソース、ドレイン、データ線、第二誘電体層および画素電極を有する画素構造が提供される。 - 特許庁 - Moreover on those layers, a first insulating layer 71, a second insulating layer 72, and a metal layer 73 are formed in each predetermined area in order.
これらの上に更に各々所定領域において第１絶縁層７１，第２絶縁層７２および金属層７３が順に形成されている。 - 特許庁 - The adhesion layer 2 comprises a first adhesion part 21 which is arranged on the intermediate layer 16, and a second adhesion part 22 which is arranged on the diffusion resistance layer 17.
接着層２は、中間層１６に設けられた第１接着部２１と、拡散抵抗層１７に設けられた第２接着部２２とからなる。 - 特許庁 - Furthermore, the base layer is composed of a first p-type base layer having a uniform acceptor concentration, and a second p-type base layer having a concentration gradient in the depth direction.
さらに、ベース層を均一なアクセプタ濃度を有する第１のｐ型ベース層と、深さ方向に濃度傾斜を有する第２のｐ型ベース層から構成した。 - 特許庁 - A GaP substrate 1 and an emission layer 7 are bonded through a first bonding layer 2 of p-InGaP and a second bonding layer 3 of p-GaP.
ＧａＰ基板１と発光層７とを、ｐ−ＩｎＧａＰによる第１接着層２、ｐ−ＧａＰによる第２接着層３を介して接着する。 - 特許庁 - Finally, the first ceramic coating layer 51 is separated from the support 19, a laminated layer sheet 70 is formed, and multiple laminated layer sheets 70 are laminated one after another.
次に、第１のセラミック塗料層５１を支持体１９から剥離して、積層シート７０を形成し、複数の積層シート７０を互いに積層する。 - 特許庁 - An electrolytic-corrosion preventive layer 13 is arranged between the first and second metal layers 11, 12, and a low-reflective layer 14 is arranged on a surface of the second metal layer 12.
第一、第二の金属層１１、１２の間に電喰防止層１３を配置し、第二の金属層１２の表面に低反射層１４を配置する。 - 特許庁 - The semiconductor laser 10 includes a cavity constituted with a layer including active layer, and a first and a second electrodes for injecting the carrier into the active layer.
半導体レーザ１０は、活性層を含む層で構成されたキャビティーと、活性層にキャリアを注入するための第１および第２の電極とを備える。 - 特許庁 - The electron-injection layer 51 comprises lithium fluoride, the first metal layer 52 comprises a mixture of calcium and aluminum, and the second metal layer 53 comprises aluminum.
そして、電子注入層５１は、フッ化リチウムからなり、第１金属層５２は、カルシウムとアルミニウムを混合してなり、第２金属層５３は、アルミニウムからなる。 - 特許庁 - The transfer inhibitory layer 3 effectively inhibits the transfer of Pt and Rh between the first catalyst layer 2 and the second catalyst layer 4.
移動抑制層３によって、第１触媒層２と第２触媒層４との間でのＰｔ及びＲｈの移動を効果的に抑制することができる。 - 特許庁 - The cathode includes a first cathode catalyst layer 18, a diffusion layer 19 contacting with the cathode side separator, and an intermediate layer 32 arranged between them.
カソードは、第１のカソード触媒層１８、カソード側セパレータに接する拡散層１９、およびそれらの間に配置された中間層３２を含む。 - 特許庁 - In the film, at least the first layer of nylon, the second layer of polyester coated with aluminum oxide and the third layer of polypropylene are hermetically adhered with glue.
フィルムは、少なくともナイロンの第１層と、酸化アルミニウムをコーティングしたポリエステルの第２層と、ポリプロピレンの第３層とが接着剤で密着されている。 - 特許庁 - A protective film 6 is formed so as to coat a whole of the organic EL layer 4 and the second electrode layer 5 and a part of the first electrode layer 3.
そして、有機ＥＬ層４及び第２電極層５の全体と、第１電極層３の一部とを被覆するように保護膜６が形成されている。 - 特許庁 - A stacked capacitor 10 is composed of a dielectric layer 11, a first inner electrode layer 12, a second inner electrode layer 13, and an outer electrode 14.
積層コンデンサ１０は、誘電体層１１、第一の内部電極層１２、第二の内部電極層１３と外部電極１４から構成される。 - 特許庁 - The first dielectric layer 30 is then etched and a second dielectric layer 34 is subsequently formed over an etched dielectric layer 32.
第１の誘電体層３０は次にエッチングされ、かつ第２の誘電体層３４がエッチングされた誘電体層３２の上に続いて形成される。 - 特許庁 - In a multilayer body 2, a first internal electrode layer 20 and a second internal electrode layer 26 are alternately laminated through a dielectric layer 32.
積層体２では、誘電体層３２を介在させて第１の内部電極層２０と第２の内部電極層２６とが交互に積層されている。 - 特許庁 - The nitride light-emitting element 11 includes a first conductivity type nitride semiconductor layer 13, a second conductivity type nitride semiconductor layer 15, and an active layer 17.
窒化物発光素子１１は、第１導電型の窒化物半導体層１３と、第２導電型の窒化物半導体層１５と、活性層１７とを備える。 - 特許庁 - The gate electrode 4 contacts a surface of the gate oxide layer 22 and has at least a first conductor layer 10 and a second conductor layer 12.
ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。 - 特許庁 - The first insulation layer 48 is formed in the upper side of the semiconductor layer 24 including a termination material for terminating the dangling bond at the interface of the semiconductor layer 24.
第１絶縁層４８は、半導体層２４よりも上側に形成され、半導体層２４の界面のダングリングボンドを終端させる終端材料を含む。 - 特許庁 - The breaker layer is so configured as to prevent or at least lower epitaxial growth of a layer to be deposited thereafter on the first layer.
ブレーカー層は、第１層上に、後で堆積される層がエピタキシャル成長するのを妨げるか又は少なくとも低下させるように構成される。 - 特許庁 - By masking treatment, a second coat layer 16 is selectively laminated at the center part and both end parts of a first coat layer 14 to manufacture the shell layer 12.
マスキング処理により、第２コート層１６を第１コート層１４の中心部および両端部に選択的に積層させ、外皮層１２を製造する。 - 特許庁 - The first metal cap layer 16 and the second metal cap layer 37 are each configured by a layer principally containing zirconium boride (ZrBx(x=0.5-4.0)).
そして、第１メタルキャップ層１６及び第２メタルキャップ層３７を、それぞれホウ化ジルコニウム（ＺｒＢｘ（ｘ＝０．５〜４．０））を主成分とする層で構成した。 - 特許庁 - Moreover, a second layer 44 containing a water-based polyurethane O/W type emulsion resin is desirably provided between the first layer 42 and the outermost layer 43.
さらには、前記第一層42と前記最外層43との間に水性ポリウレタンＯ／Ｗ型エマルジョン樹脂を含有する第二層44を備えることが望ましい。 - 特許庁 - A product of stress applied by the second semiconductor layer 15 to the first semiconductor layer 14 and the thickness of the second semiconductor layer 14 is 0.1 N/cm or less.
第２の半導体層１５が第１の半導体層１４に加える応力と第２の半導体層１４の厚さとの積は、０．１Ｎ／ｃｍ以下である。 - 特許庁 - No inductor located above the first inductor 310 is provided in any wiring layer located between the n-th wiring layer and the m-th wiring layer.
第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。 - 特許庁 - A thickness of each silicon monocrystalline layer on the first insulating layer 111 and the second insulating layer 112 is decided in accordance with characteristics of a formed element.
第１の絶縁層１１１上、第２の絶縁層１１２上における各シリコン単結晶層の厚さは、形成される素子の特性に応じて決められる。 - 特許庁 - In the step S101, a first clad layer, an active layer, and a second clad layer are sequentially grown on a semiconductor substrate by a liquid epitaxy method.
成長工程Ｓ１０１では，半導体基板上に第１クラッド層と活性層と第２クラッド層とを液相エピタキシ法により順次成長させる。 - 特許庁
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