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半導体層のパタンニング時に発生するポリマを除去し、ショート不良を低減し製造工程における歩留まりの向上を達成するために、半導体層のパタンニングをドライエッチ工法を利用して行い、エッチングした後、次の薄膜堆積前に希ＨＦにてエッチングすることによって、半導体層のパタンニング時に発生するポリマを除去し、配線間のショート不良を低減し製造工程における歩留まりの向上につなげる。 - 特許庁 - To provide a method for manufacturing a semiconductor device with corrosion of its copper layer suppressed, even when a semiconductor wafer with its semiconductor substrate having a copper layer covered by an insulating film is subjected to dry etching in a fluorocarbon gas for partially removing the insulating film for the exposure of the copper layer surface, and the semiconductor wafer is then exposed to the atmosphere before a surface treatment.
絶縁膜で覆われた銅層を半導体基板上に有する半導体ウエハをフルオロカーボン系ガスを用いたドライエッチングに供して絶縁膜を部分的に除去して銅層表面を露出させ、得られた半導体ウエハを大気へ暴露してから半導体ウエハを表面処理に供する場合であっても、銅層に対するコロージョンの発生を抑制し得る半導体装置の製造方法を提供する。 - 特許庁 - This diffraction grating formation method includes at least a process of forming stripe mask patterns 104 with a constant period and different coating widths on a substrate 100, and a process of transferring the mask patterns 104 onto the substrate 100 by an etching method having chemical anisotropic selectivity for a material constituting the substrate 100, in a method for forming diffraction gratings 106 (106a, 106b) with periodic irregularity.
本発明に係る回折格子の形成方法は、周期的な凹凸を有する回折格子の形成方法において、基板上に周期が一定で被覆幅の異なるストライプ状のマスクパターンを形成する工程と、前記基板を構成する材料に対して化学的異方選択性を有するエッチング方法を用いて前記マスクパターンを該基板に転写する工程と、を少なくとも備えたことを特徴とする。 - 特許庁 - The method has a process for forming a resist pattern on a film formed on a semiconductor substrate, performing the dry etching using the resist pattern as a mask to form the micro pattern, a process for supplying a resist removing liquid to the micro pattern formation plane of the semiconductor substrate to remove the resist pattern by single wafer processing, and a process for performing rinsing on the semiconductor substrate.
半導体基板に設けられた膜上にレジストパターンを形成し、このレジストパターンをマスクに用いてドライエッチングを行い、前記膜の微細パターンを形成する工程と、前記半導体基板の微細パターン形成面にレジスト除去液を供給し、枚葉式処理により前記レジストパターンを除去する工程と、前記半導体基板をリンス処理する工程と、を有する半導体装置の製造方法。 - 特許庁 - In the other embodiment, a manufacture of the packed crown-shaped memory cell 100 according to this invention includes the steps of forming a memory node contact body (memory cell plug), forming the side wall of a memory cell, etching crown-type polysilicon again to form a separated memory cell and to electrically separate the memory cell, and removing core oxide (PSG).
また別の実施例では、本発明による充填された王冠型メモリ・セルを製造する方法は下記の段階、すなわち、（１）記憶ノード接触体（メモリ・セル・プラグ）を作成する段階、（２）メモリ・セル側壁を作成する段階、（３）分離されたメモリ・セルを作成するためにおよびメモリ・セルを電気的に分離するために王冠型ポリシリコンを再びエッチングする段階およびコア酸化物（ＰＳＧ）を除去する段階、を有する。 - 特許庁 - By physically and electrically separating the conductor layer 5 by the segmented partition wall 4 and forming the electric circuit which is made of electric wiring and electrode pads such as signal wiring and ground wiring, a lift-off method and etching are not required after forming the optical waveguide 6 in order to form the electric circuit and the electric circuit is formed without damaging the optical waveguide 6.
導体層５が分断隔壁４によって物理的にかつ電気的に分断されることによって信号配線やグランド配線等の電気配線や電極パッドからなる電気回路が形成されるので、電気回路の形成のために光導波路６を形成した後にリフトオフ法やエッチングを用いる必要がなく、従って、光導波路６にダメージを与えることなく電気回路を形成することができる。 - 特許庁 - This manufacturing method comprises a process for forming a silicon film on an insulating film, a process for forming a rough-surface polysilicon film having a rough surface, and a process for forming larger unevenness of the surface than that of the rough-surface polysilicon film by etching the rough-surface polysilicon film in a recess region of the rough-surface polysilicon film and the silicon film selectively.
絶縁膜上にシリコン膜を形成する工程と、シリコン膜上に、表面が粗面化された粗面ポリシリコン膜を形成する工程と、エッチングに対してデポジションが相対的に強いエッチング条件を用いることにより、粗面ポリシリコン膜の凹部領域の前記粗面ポリシリコン膜及び前記シリコン膜を選択的にエッチングし、前記粗面ポリシリコン膜の表面凹凸よりも大きい表面凹凸を形成する工程とを有する。 - 特許庁 - A method for forming a pattern includes a step of forming a film which comprises a pattern forming material containing a copolymer having a polystyrene derivative and a polymethacrylate derivative containing silsesquioxane, a step of forming a microphase separation structure in the film, and a step of etching the substrate with a phase of a polymer chain containing the silsesquioxane as a mask and transferring a pattern of the microphase separation structure on the substrate.
ポリスチレン誘導体とシルセスキオキサンを含むポリメタクリレート誘導体とを有するコポリマーを含有するパターン形成材料からなる膜を形成する工程と、前記膜中にミクロ相分離構造を形成する工程と、前記シルセスキオキサンを含むポリマー鎖の相をマスクとして前記基板をエッチングして前記基板にミクロ相分離構造のパターンを転写する工程とを具備したことを特徴とするパターン形成方法。 - 特許庁 - A method includes forming an imprint on a medium to be imprinted, having a pattern feature and a decreased thickness area, making a template contact the medium to be imprinted on a substrate, separating the template from an imprinted medium, and after the template has been separated from the imprinted medium, providing a layer of an etching resistance material in a pattern feature.
インプリント方法が開示され、一実施例において、パターン・フィーチャと低減された厚みのエリアとを備えるンプリント可能な媒体にインプリントを形成するために、基板上のインプリント可能な媒体にテンプレートを接触させることと、テンプレートをインプリントされた媒体から分離することと、テンプレートをインプリントされた媒体から分離した後に、パターン・フィーチャにエッチ抵抗材料の層を備えることとを含む。 - 特許庁 - A method of manufacturing an SiC semiconductor device comprises a step of preparing a silicon carbide semiconductor including a first surface at least a part of which includes implanted impurity, a step of forming a second surface by performing dry etching on the first surface of the silicon carbide semiconductor using gas including hydrogen gas, and a step of forming an oxide film included in an SiC semiconductor device on the second surface.
ＳｉＣ半導体装置を製造する方法は、少なくとも一部に不純物が注入された第１の表面を含む炭化珪素半導体を準備する工程と、炭化珪素半導体の第１の表面を、水素ガスを含むガスを用いてドライエッチングすることにより、第２の表面を形成する工程と、第２の表面上に、ＳｉＣ半導体装置を構成する酸化膜を形成する工程とを備える。 - 特許庁 - To well trim a gate electrode, to prevent a resist from falling or deforming after the resist trimming, further to solve the problem caused by a fact that conventional trimming takes place by plasma etching, and further to prevent a STI part from being excessively damaged when forming a sidewall in trimming the gate electrode in a manufacturing method of a semiconductor device.
半導体装置の製造方法に関し、ゲート電極のトリミングを良好に実施できるように、また、レジストトリミングを行ってもレジスト倒れやレジスト変形が発生しないように、更に、従来のトリミングがプラズマエッチングで実施されていることに起因する問題を解消し、更にまた、ゲート電極のトリミングに関連してサイドウォールの形成時にＳＴＩ部が過剰に損傷されないようにしようとする。 - 特許庁 - In the method of manufacturing the microlens sheet having microlenses, recessed parts 14 for forming microlenses, which are provided in a mold 16 for manufacturing the microlens sheet are formed by a plurality of holes 14 for etching provided correspondingly to respective recessed parts 14 by microfabrication with a beam like laser, and the projection screen is provided with the microlens sheet manufactured by using this method.
マイクロレンズを有するマイクロレンズシートの製造方法であって、マイクロレンズシートを作製する型１６に設けられた各マイクロレンズを形成するそれぞれの凹部１４を、各凹部１４に対応してレーザ等のビームの微細加工により設けた複数のエッチング用穴１３によって形成するマイクロレンズシートの製造方法であり、投写スクリーンはこの製造方法を用いて製造されたマイクロレンズシートを備えたものである。 - 特許庁 - The transparent gas barrier film 11 has a substrate film 111 of a polyamide resin, an easy adhering layer 112 surface treated by reactive ion-etching and an inorganic oxide layer 113 formed by a vapor phase deposition method thereon, wherein the easy adhering layer 112 is formed on one primary surface of the substrate film 111 and contains nitrogen atoms, an adipic acid and bisphenol glycidyl ether.
本発明の透明ガスバリア性フィルム１１は、ポリアミド樹脂からなる基材フィルム１１１と、前記基材フィルム１１１の一方の主面上に形成され、窒素原子とアジピン酸とビスフェノールグリシジルエーテルとを含み、リアクティブイオンエッチングによる表面処理が施された易接着層１１２と、前記易接着層１１２上に気相堆積法によって形成された無機酸化物層１１３とを具備したことを特徴とする。 - 特許庁 - An evaluation method of a polycrystalline silicon wafer comprises: revealing crystal defects on a surface a polycrystalline silicon wafer to be evaluated by selectively etching the surface; obtaining a macro image of the surface of the polycrystalline silicon wafer whose crystal defects are revealed as a scattering image; and quantitatively evaluating a crystal defect distribution in the polycrystalline silicon wafer based on a luminance distribution of the obtained macro image.
評価対象の多結晶シリコンウェーハ表面を選択エッチングし、該表面において結晶欠陥を顕在化させること、結晶欠陥を顕在化させた多結晶シリコンウェーハ表面のマクロ画像を散乱画像として取得すること、および、取得したマクロ画像の輝度分布に基づき、前記多結晶シリコンウェーハにおける結晶欠陥分布を定量的に評価すること、を含む多結晶シリコンウェーハの評価方法。 - 特許庁 - To provide an evaluation method of a silicon substrate where surface defect observation due to etching after device film peeling is facilitated, by creating a clear surface for observing crystal defects on a semiconductor substrate and surface defects due to a device process, and it can be made clear that defects on the surface are caused by crystal itself or stress and contamination due to the process.
半導体基板上の結晶欠陥やデバイスプロセス起因の表面欠陥を観察するための綺麗な表面を作成することによってデバイス膜剥離後のエッチングによる表面欠陥観察がし易くなり、表面にある欠陥が結晶起因の欠陥か、又はプロセス起因のストレスや汚染による欠陥なのかを明らかにすることができるようにしたシリコン基板の評価方法を提供する。 - 特許庁 - To provide an aluminum-ceramic joined substrate obtained by joining a member composed of an aluminum alloy containing silicon and boron to a ceramic substrate, in which the crystal grains of the aluminum alloy are refined, so as to increase grain boundaries and to suppress the precipitation of aluminum-boron compounds, thus etching can be satisfactorily performed, and also plating properties can be improved, and to provide a method for producing the same.
珪素とホウ素を含有するアルミニウム合金からなる部材がセラミックス基板に接合したアルミニウム−セラミックス接合基板において、アルミニウム合金の結晶粒を微細化して粒界を増加させるとともに、アルミニウム−ホウ素化合物の析出を抑制し、良好にエッチングを行うことができ且つめっき性を向上させることができる、アルミニウム−セラミックス接合基板およびその製造方法を提供する。 - 特許庁 - The thermal head comprises a plurality of heating resistor layers formed in rows on a substrate, and electrodes provided on respective heating resistor layers in connected therewith wherein a passivation layer is provided beneath each heating resistor layer, an opening is provided in the passivation layer at a position corresponding to the heating resistor part, and a space layer is formed by removing a dummy layer formed beneath the passivation layer from that opening by etching.
基板上に複数の発熱抵抗体層を列状に形成し、各発熱抵抗体層上に電極をそれぞれ接続してなるサーマルヘッドにおいて、前記各発熱抵抗体層の下部にはパシベーション層を具備し、このパシベーション層の発熱体部に位置する部分に開口部を設け、この開口部からパシベーション層の下部に配したダミー層をエッチング除去して空間層を形成した。 - 特許庁 - The manufacturing method of a printed wiring board wherein an interlayer insulating layer formed by dispersing scaly grains into a curing resin is formed on a board, and a wiring pattern and via holes can easily and accurately be transferred to the inter layer insulating layer by an imprint method, using a mold having bumps and dips corresponding to the wiring pattern and the via holes without using an optical transferring method and complicated etching treatment.
硬化樹脂中に鱗片状粒子を分散させてなる層間絶縁層を基板上に形成し、光学的な転写方法や煩雑なエッチング処理を用いることなく、配線パターンやバイアホールに対応する凹凸を有するモールドを用いたインプリント法によって、配線パターンやバイアホールを層間絶縁層に容易かつ正確に転写できるプリント配線板の製造方法を提案する。 - 特許庁 - To provide a method of forming a pattern of a semiconductor device in which a smaller photomask pattern stage can be achieved by performing an etching stage for photomask patterns using photosensitive film patterns as an etch-stop layer after forming the photosensitive film patterns between the photomask patterns by using a self-alignment system using negative photoresist and then performing a heat treatment stage for expanding the photoresist film patterns.
本発明は、ネガ型フォトレジスト(Negative Type Photo Resist)を用いた自己整列方式を利用してフォトマスクパターンの間に感光膜パターンを形成し、感光膜パターンを拡大するための熱処理工程を行った後、感光膜パターンをエッチング防止膜として用いてフォトマスクパターンに対してエッチング工程を行うことにより、さらに微細なフォトマスクパターン工程が可能な半導体素子のパターン形成方法を提供するものである。 - 特許庁 - The process for fabricating an actuator comprises a step for forming an SOG (Spin-On Glass) film on a zirconium oxide film, a step for etching back the zirconium oxide film on which the SOG film is formed until the zirconium oxide film is planarized, a step for forming a lower electrode on the planarized zirconium oxide film, and a step for forming a piezoelectric film on the lower electrode.
アクチュエータ装置の製造方法において、アクチュエータ装置の製造方法において、酸化ジルコニウム膜上に、ＳＯＧ膜を形成する工程と、ＳＯＧ膜が積層された酸化ジルコニウム膜を、酸化ジルコニウム膜が平坦になるまでエッチバックする工程と、平坦化された酸化ジルコニウム膜上に下電極を形成する工程と、記下電極上に圧電体膜を形成する工程と、を備える、アクチュエータ装置の製造方法である。 - 特許庁 - To provide a light-emitting device in which a circuit pattern having a glossy surface can be obtained without requiring plating or etching processing, and processes can be reduced and simplified as a result, a high-density circuit pattern can be easily formed, and the circuit pattern having the glossy surface can be efficiently formed by avoiding the formation of a glossy surface on a circuit pattern which does not need gloss.
めっき加工やエッチング加工を行うことなく光沢面を有する回路パターンを得ることができて工程を数少なくして簡略化することができ、また、高密度の回路パターンを容易に形成することができ、さらに、光沢が不要な回路パターンには光沢面が形成されないようにして効率よく回路パターンの表面を光沢面に形成することができる発光装置を提供することを目的とする。 - 特許庁 - This method of thin layer analysis comprises: a process for performing oblique etching or oblique grinding for the analysis specimen having a thin-layer laminated structure to expose the measurement layer; a process for exciting characteristic X rays from the exposed measurement layer by electron beam irradiation; a process for detecting only the characteristic X rays from the measurement layer; and a process for determining the element composition from the detected X rays.
本発明は、薄層の積層構造を有する分析試料に斜めエッチングまたは斜め研磨を行なって、測定層を露出させる工程；電子線照射によって、露出させた測定層から特性Ｘ線を励起させる工程；測定層からの特性Ｘ線のみを検出する工程；および検出した特性Ｘ線から元素組成を決定する工程からなる薄層の分析方法を提供する。 - 特許庁 - In manufacturing an electromagnetic wave shielding adhesive film, related to a plastic film with a conductive metal where a conductive metal layer is laminated on a transparent base material through a thermo-setting adhesive layer, an etching resist pattern is formed by screen printing or offset printing, and the conductive metal layer is etched to form a geometric graphic of a conductive metal.
透明基材上に熱硬化型接着剤層を介して導電性金属層が積層されてなる導電性金属付きプラスチックフィルムにおいて、スクリーン印刷法又はオフセット印刷法により作製したエッチングレジストパターンを形成し、導電性金属層をエッチングすることにより導電性金属からなる幾何学図形を形成することを特徴とする電磁波シールド性接着フィルムの製造法。 - 特許庁 - The method includes a resin layer forming process in which an uncured ultraviolet curable resin layer 2 is formed on a substrate 1, a curing process in which beads 3 are immersed in the uncured layer 2 to a prescribed depth to cure the uncured layer 2, and a separation process in which the beads 3 are separated from the cured layer 2 by dissolution or by applying etching and ultrasonic vibration.
基材１上に未硬化の紫外線硬化樹脂層２を設ける樹脂層形成工程と、複数のビーズ３を未硬化の紫外線硬化樹脂層２に所定の深さまで浸漬してこの未硬化の紫外線硬化樹脂層２を硬化させる硬化工程と、硬化させた紫外線硬化樹脂層２からビーズ３を溶解またはエッチングと超音波振動の付与とにより脱離する脱離工程とを有する。 - 特許庁 - The method for manufacturing a semiconductor device comprises processes for forming a resist pattern on a base layer; smoothing, at least the wall surfaces of the resist pattern by applying a resist pattern smoothing material to the surface of the resist pattern and by controlling at least either one of coating thickness and heating temperature, including heating and development; and patterning the base layer by etching, using the smoothed resist pattern.
下地層上にレジストパターンを形成する工程と、レジストパターンの表面にレジストパターン平滑化材料を塗布した後、加熱し、現像することを含み、塗布の厚み及び加熱の温度の少なくともいずれかを調整することにより、レジストパターンにおける少なくとも壁面を平滑化させる工程と、平滑化されたレジストパターンを用いてエッチングにより下地層をパターニングする工程とを含む半導体装置の製造方法。 - 特許庁 - To provide a method of forming a porous layer on a silicon single crystal substrate by an electrolytic oxidation method wherein only the plane orientation (111) of a silicon single crystal substrate is left on the surface to flaten the surface of the porous layer, and a part of the plane orientation (111) is selectively etched, and a triangular hole with an appropriately controlled etching hole and hole density is formed.
電解酸化法によってシリコン単結晶基板上に多孔質層を形成する際、該多孔質層の表面が平坦化するようシリコン単結晶基板の（１１１）面方位のみを表面に残し、かつ、該（１１１）面方位の一部を選択的にエッチングでき、エッチング孔径及び孔密度等、適切に制御された三角柱状孔を生成し、多孔質層を形成する方法を提供すること。 - 特許庁 - The method for manufacturing a semiconductor device includes a step of forming a resist pattern on a surface to be processed by forming a resist film on the surface using the resist composition for immersion exposure, irradiating the resist film with exposure light by immersion exposure, and developing it, and a step of transferring the pattern to the surface to be processed by etching through the resist pattern as a mask.
本発明の半導体装置の製造方法は、被加工面上に、本発明の前記液浸露光用レジスト組成物を用いてレジスト膜を形成した後、該レジスト膜に対して液浸露光により露光光を照射し、現像することによりレジストパターンを形成するレジストパターン形成工程と、該レジストパターンをマスクとしてエッチングにより前記被加工面にパターンを転写するパターン転写工程とを少なくとも含む。 - 特許庁 - A method for forming the upper electrode in a ferroelectric device includes processes of preparing a silicon substrate; depositing a lower electrode; depositing a ferroelectric material layer; depositing an aluminum upper electrode layer; coating the aluminum layer with photoresist; patterning and developing the photoresist layer; etching the aluminum layer; and completing the ferroelectric device.
強誘電体デバイスにおいて上部電極を形成する方法は、シリコン基板を準備する工程と、下部電極を堆積する工程と、強誘電体材料の層を堆積する工程と、アルミニウム上部電極層を堆積する工程と、アルミニウム層をフォトレジストで被覆する工程と、フォトレジスト層をパターニングおよび現像する工程と、アルミニウム層をエッチングする工程と、強誘電体デバイスを完成させる工程とを包含する。 - 特許庁 - This label producing method includes both a step for adding a membrane made of a material for functional surfaces onto a substrate made of a material for structure parts and a step for patterning the membrane made of the material for functional surfaces and the substrate made of the material for structure parts by electron-beam lithography or etching using a mask made of a plurality of resin particles adhered onto the membrane made of the material for functional surfaces.
標識製造方法は、機能性表面用材料の薄膜を構造部用材料の基板上に付加するステップと、電子ビームリソグラフィー、又は、機能性表面用材料の薄膜上に付着した複数の樹脂粒子から成るマスクを使用するエッチングによって、前記機能性表面用材料の薄膜及び構造部用材料の基板をパターニングするステップとを含むものである。 - 特許庁 - To provide a method of manufacturing a circuit board, wherein, when the circuit board is manufactured by forming a conductor circuit of conductor parts remaining the etching and removing a conductor on a board, the residual of the conductor between the conductor parts constituting the conductor circuit is prevented and an electrical insulating property between the conductor parts can be ensured even when the conductor circuit in a fine pattern is formed.
基板上の導体をエッチング除去することにより残存する導体部によって導体回路を形成することにより回路基板を作製するにあたり、ファインパターンの導体回路を形成する場合であっても導体回路を構成する導体部間における導体の残存を防止して導体部間の電気的絶縁性を確保することができる回路基板の製造方法を提供する。 - 特許庁 - The process for fabricating a ridge type semiconductor laser comprises a step for forming a structure of a plurality of semiconductor layers including an active layer on a substrate, a step for forming a first electrode having a width narrower than that of the multilayer structure on the surface thereof, and a step for forming a ridge structure by etching the multilayer structure using the first electrode as a mask.
本発明による製造方法は、基板上に活性層を含む複数の半導体層を積層して積層構造を形成する積層構造形成ステップと、その積層構造の表面において、積層構造よりも狭い幅を有する第１の電極を形成する第１電極形成ステップと、第１の電極をマスクとして積層構造をエッチングし、リッジ構造を形成するリッジ構造形成ステップとを含む。 - 特許庁 - In this method, the lithographic printing plate support is obtained by performing an electrochemical surface roughening process using alternating current in an aqueous solution containing at least nitric acid, aluminum nitrate and sulfuric acid, an etching process in an aqueous alkali solution and an electrochemical surface roughening process using alternating current in an aqueous solution containing nitric acid, to an aluminum plate in that order.
アルミニウム板に、少なくとも、硝酸、硝酸アルミニウムおよび硫酸を含有する水溶液中での交流電流を用いた電気化学的粗面化処理、アルカリ水溶液中でのエッチング処理、および、硝酸を含有する水溶液中での交流電流を用いた電気化学的粗面化処理、をこの順に施し、平版印刷版用支持体を得る、平版印刷版用支持体の製造方法。 - 特許庁 - To provide a method of cleaning the reaction vessel of an epitaxial growth device and a method of manufacturing an epitaxial wafer, which can suppress generation of a deep crack on the back of a wafer by fusion of the wafer and a polysilicon film formed on a susceptor surface and can reduce the effects of contaminants that have got into a hydrogen chloride gas used for cleaning by vapor-phase etching.
ウェーハとサセプタ表面上に形成されたポリシリコン膜とが融着することによって、ウェーハ裏面に深いキズが生じてしまうことを抑制でき、さらに気相エッチングによるクリーニングに用いられる塩化水素ガスに取り込まれた汚染物質の影響を低減することができるエピタキシャル成長装置の反応容器のクリーニング方法及びエピタキシャルウェーハの製造方法を提供することを目的とする。 - 特許庁 - A slurry composition for chemical mechanical polishing for the polycrystalline silicon and the semiconductor element utilizing it are formed, by a method wherein a trench element separation film is ground with the slurry having the grinding selection ratio with respect to the polycrystalline silicon, which is higher compared with the element separation oxide film of an etching prevention film, to form the self aligned floating gate of the flash memory element.
本発明は、多結晶シリコン用化学的機械的研磨（Chemical Mechanical Polishing）のためのスラリー組成物及びこれを利用した半導体素子の形成方法に関し、より詳しくはエッチング防止膜の素子分離酸化膜に比べて多結晶シリコンに対し高い研磨選択比を有するスラリーでトレンチ素子分離膜を研磨し、フラッシュメモリ素子の自己整合浮遊ゲート（Self Align Floating Gate）を形成する半導体素子の形成方法に関する。 - 特許庁 - In the plasma etching system, control of plasma density spatial distribution performed by varying the ratio of field strength between an outer upper electrode 36 and an inner upper electrode 38 has substantially no effect on the control of radical density spatial distribution performed by varying the ratio of flow rate of processing gas between central shower heads (62, 56a) and peripheral shower heads (64, 56a).
このプラズマエッチング装置では、外側上部電極３６と内側上部電極３８との間で電界強度の比率を可変することによって行なわれるプラズマ密度空間分布の制御が、中心シャワーヘッド（６２，５６ａ）と周辺シャワーヘッド（６４，５６ａ）との間で処理ガスの流量の比率を可変することによって行なわれるラジカル密度空間分布の制御に実質的な影響を及ぼさない。 - 特許庁 - The method for manufacturing the micrometallic structures which forms the conductive layer film on the surface of the PMMA matrix 3 formed with X-ray patterns includes an etching process of roughening the surface of the PMMA matrix 3 by a high chromium acid bath, a sensitizing process, an activating process and an electroless plating process for forming the conductive layer film.
Ｘ線パターンが形成されたＰＭＭＡ母型３の表面上に導電層膜を形成し電鋳を行う微細金属構造体の製造方法において、ＰＭＭＡ母型３の表面を高クロム酸浴により粗化するエッチング工程と、センサタイジング工程と、アクチベーティング工程と、導電層膜を形成する無電解めっき工程と、を含むことを特徴とする微細金属構造体５の製造方法。 - 特許庁 - A recess 40 is formed by etching a planar metallic material 38 having a thickness of several tens μm, a cooling block 11 having a circulation passage 42 being formed by internally matching the recess 40 is fixed to overlap a semiconductor chip 10 or in proximity thereto by bonding the planar metallic material 38, and forced cooling is carried out by circulating cooling water or refrigerant through the circulation passage 42.
数１０μｍの厚さの板状金属材料３８をエッチングして凹部４０を形成するとともに、上記板状金属材料３８を接合して内部に凹部４０を整合して形成される還流通路４２を有する冷却ブロック１１を半導体チップ１０と重合うか近接するように取付け、上記還流通路４２内に冷却水あるいは冷媒を循環させて強制冷却を行なう。 - 特許庁 - In a semiconductor substrate after STI formation as element isolation, a channel dope step is performed on the memory cell of a memory region before gate oxidation, and wet etching is performed for adjusting an STI step using a hydrofluoric acid containing solution in a state with a resist after a predetermined impurity is completely injected, so that a difference between the STI protruding amounts of the memory region and the logic region becomes approximately equal.
素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 - 特許庁 - The method of evaluating the SOI wafer having an insulating layer and an active layer in this order on a support substrate comprises forming a pattern on the insulating layer after removing part of the active layer from the insulating layer by wet or dry etching; and evaluating the bonding interface between the active layer and insulating layer by observing whether the pattern peels and/or whether a bonding defect is caused.
支持基板上に絶縁層と活性層をこの順に有するＳＯＩウェーハの評価方法であって、前記活性層の一部を前記絶縁層上からウェットまたはドライエッチングを施すことによって除去した後、前記絶縁層上にパターンを形成し、前記パターンの剥離および／または接着不良の有無を観察することにより前記活性層と前記絶縁層との貼り合わせ界面を評価する。 - 特許庁 - In this semiconductor laser diode with SAS type structure that has a current block layer where a stripe-shaped opening from one resonance end to the other is formed by etching to inject current to an active layer in a specific width, an area near an emission part being located directly below an opening is disordered without disordering the current lock layer.
活性層に対して所定の幅に電流を注入するように、一方の共振端面から他方の共振端面に至るストライプ状の開口部がエッチングにより形成されてなる電流ブロック層を備えたＳＡＳ型構造の半導体レーザダイオードであって、各共振端面近傍において、電流ブロック層を無秩序化することなく、開口部直下に位置する出射部近傍を無秩序化した。 - 特許庁 - A manufacturing method includes the steps for forming a connection hole 32 on an interlayer insulating film 31 with an etching mask of a resist film 41 after the resist film 41 with an opening pattern 42 for forming a connection hole is formed in the interlayer insulating film 31 on a silicon substrate 11, and a step for ion-implanting impurities to the silicon substrate 11 with the ion implanting mask of the resist film 41.
シリコン基板１１上に形成した層間絶縁膜３１上に接続孔を形成するための開口パターン４２を形成したレジスト膜４１を形成した後、レジスト膜４１をエッチングマスクに用いて層間絶縁膜３１に接続孔３２を形成する工程と、レジスト膜４１をイオン注入マスクに用いてシリコン基板１１に不純物をイオン注入する工程とを備えた半導体装置の製造方法である。 - 特許庁 - And in the liquid crystal display device, the uniformity of the coating of an organic protective film 48 can be sufficiently secured by applying the protective film having ≤1.5 μm thickness and defects of discontinuity and dyeing between a transistor and a pixel electrode 50 can be minimized by uniformly etching surface to form a contact hole 42 for connecting a source electrode 46 of a TFT with the pixel electrode 50.
また、ここにいう液晶表示素子において有機保護膜の厚さを１．５μｍ以下に塗布することで有機保護膜４８のコーティングの均一性を充分に確保することができ、画素電極５０とＴＦＴのソース電極４６を接続させるためのコンタクトホール４２のエッチングを均一にしてトランジスタと画素電極５０の間の断線不良及び染色不良を最小化することができる。 - 特許庁 - A method for manufacturing an inkjet recording head includes a metal mask formation step of forming a metal mask 19 having a predetermined shape containing a silicide film 16 formed by silicidation of the surface of a flow path forming substrate wafer 110 containing a silicon substrate and a liquid flow path formation step of forming a liquid flow path by anisotropically etching the flow path forming substrate wafer 110 using the metal mask 19 as a mask.
シリコン基板からなる流路形成基板用ウェハ１１０の表面をシリサイド化させて形成したシリサイド膜１６を含む所定形状のメタルマスク１９を形成するメタルマスク形成工程と、メタルマスク１９をマスクとして流路形成基板用ウェハ１１０を異方性エッチングすることにより液体流路を形成する液体流路形成工程と、を有するインクジェット式記録ヘッドの製造方法を採用する。 - 特許庁 - To carry out a desired circuit connection in a subsequent wiring forming step and enhance a yield of a semiconductor product in such a manner that, even when a finished dimension of a wiring layer or a diffusion layer fluctuates because of exposure variations and etching variations in a production process, a characteristic fluctuation of a transistor because of its fluctuation is corrected or a decrease in an operating allowance of an internal circuit is prevented.
製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。 - 特許庁 - The method of manufacturing a board for power module includes: a bonding process for bonding a ceramic board 10 to metal plates 11, 12; a circuit forming process for forming circuit patterns 11A by etching the metal plates 11, 12, after the bonding process; and a grooving process for forming grooves 10a by laser machining between the circuit patterns 11A of the ceramic board 10, after the circuit formation process.
パワーモジュール用基板の製造方法であって、セラミックス基板１０と金属板１１，１２とを接合する接合工程と、前記接合工程の後に、前記金属板１１，１２をエッチングして回路パターン１１Ａを形成する回路形成工程と、前記回路形成工程の後に、前記セラミックス基板１０の前記回路パターン１１Ａ間にレーザー加工で溝１０ａを形成する溝入れ工程と、を有する。 - 特許庁 - The method of manufacturing the light-emitting diode array includes steps of: laminating a semiconductor layer on a substrate 1; forming a plurality of resist layers 100 to align along an X direction on a light emission part forming region 11 of the semiconductor layer; and forming a plurality of mutually-separated island-like light emission parts 10 formed on the semiconductor layer by mesa-etching with the resist layers 100 as masks.
この発光ダイオードアレイの製造方法は、基板１上に半導体層を積層する工程と、半導体層の発光部形成領域１１上に、Ｘ方向に沿って配列するように、複数のレジスト層１００を形成する工程と、レジスト層１００をマスクとしてメサエッチングすることにより、半導体層に、互いに分離された島状の複数の発光部１０を形成する工程とを備えている。 - 特許庁 - An yttria coating 50 covering a chamber 11 that the substrate treatment apparatus performing plasma etching on the wafer has comprises: an yttria base layer 51 laminated on an internal wall; and an yttria upper layer 52 laminated on at least part of the yttria base layer 51, wherein the structure of the yttria upper layer 52 is coarser than the structure of the yttria base layer 51 since sizes of particles constituting the yttria layer is ≥250 nm.
ウエハＷにプラズマエッチングを施す基板処理装置が備えるチャンバ１１を被覆するイットリア皮膜５０は、内壁に積層されたイットリア基層５１と、該イットリア基層５１の少なくとも一部に積層されたイットリア上層５２とからなり、イットリア上層５２の構造は、イットリア層を構成する粒子の大きさが２５０ｎｍ以上であることによりイットリア基層５１の構造よりも疎である。 - 特許庁 - A specimen having a metallic thin film formed on the upper surface of the transparent electrode is disposed on a specimen stage in a chamber of a parallel flat plasma etching apparatus, a gas containing fluorine atom is introduced into the chamber, and applying a high frequency voltage between the specimen table, and an opposite electrode disposed to be faced to the specimen table so as to etch the metallic thin film with the plasma.
本発明は、透明電極の上面に形成された金属薄膜を有する試料を平行平板型プラズマエッチング装置のチャンバ内の試料台上に配置し、該チャンバ内にフッ素原子を含むガスを導入し、該試料台と該試料台に対面して設置された対向電極との間に高周波電圧を印加して前記金属薄膜をプラズマエッチングする補助電極の形成方法である。 - 特許庁 - A hole 5 that contains a groove cut on the surface of a silicon substrate W as an object of processing is filled through a filling method comprising a titanium film forming process in which a titanium metal film 6 is formed on the surface of the substrate, an etching process in which the surface of the titanium metal film 6 is uniformly removed as thick as prescribed excluding its part that combines with the ground material.
シリコン基板Ｗよりなる被処理体の表面に形成されている溝を含むホール５を埋め込む埋め込み方法において、前記被処理体の表面にチタン金属膜６を形成するチタン膜形成工程と、前記チタン金属膜の表面を、チタン塩化物ガスをエッチングガスとして下地と化合した部分を除いて所定の厚さだけ略均一に除去するエッチング工程とを有する。 - 特許庁 - The surface protective member is provided for partially protecting the crystalline semiconductor substrate against an etchant in the process of etching the crystalline semiconductor substrate in contact with the etchant, the surface protective member includes a base and an adherent resin composition laminated thereupon, wherein the adherent resin composition contains an urethane resin having a polybutadiene skeleton and/or a polyisoprene skeleton and a radical polymerization initiator.
結晶系半導体基板をエッチング液に接触させてエッチングする工程において、結晶系半導体基板をエッチング液から部分的に保護するための表面保護部材であって、該表面保護部材が基材とその上に積層された粘着性樹脂組成物を含み、該粘着性樹脂組成物が、ポリブタジエン骨格及び／又はポリイソプレン骨格を有するウレタン樹脂及びラジカル重合開始剤を含有することを特徴とする表面保護部材。 - 特許庁
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