アレイアーキテクチャの英語

グラフィックスプロセッサの並列アレイアーキテクチャ例文帳に追加

PARALLEL ARRAY ARCHITECTURE FOR GRAPHICS PROCESSOR - 特許庁

第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。例文帳に追加

In a first embodiment, the BE-SONOS sub-gate AND array architecture includes a plurality of rows of SONONOS devices, each having a sub-gate line and a diffused bit line. - 特許庁

小型の読み出し／書込み回路の構成を提供し、これによって面積、および従来のアレイアーキテクチャにおいて用いられている読み出しおよび書込み回路に対する複雑性を低減する。例文帳に追加

To provide a configuration of a small read/write circuit and thereby reduce an area and complexity of a read and write circuit used in a conventional array architecture. - 特許庁

グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。例文帳に追加

A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array. - 特許庁