ネイブルの英語

シフトレジスタは開始信号とシフトクロックとに基づいて、イネイブル信号を順次に出力する。例文帳に追加

A shift register sequentially outputs enable signals, in response to a start signal and a shift clock. - 特許庁

各３ステートバッファ１０ａ，１０ｂ，１０ｃにはそれぞれイネイブル信号ＥＮ１，ＥＮ２，ＥＮ３が対応供給されている。例文帳に追加

The tri-state buffers 10a, 10b, and 10c are supplied with corresponding enable signals EN1, EN2, and EN3. - 特許庁

基準電流発生部は基準電圧とブロックイネイブル信号とに応じて基準電流を発生する。例文帳に追加

A reference current generation section generates a reference current according to a reference voltage and a block enable signal. - 特許庁

出力部はデータラインそれぞれに連結され、イネイブル信号に応答してアクティブされて階調電圧をデータ信号としてデータラインそれぞれに順次に出力する。例文帳に追加

An output part is connected to data lines respectively and made active, in response to an enable signal to sequentially output gradation voltage data as data signals to the data lines. - 特許庁

これにより、イネイブル信号を一番早くアクセスしたものが３ステートバッファを駆動し、後からアクセスしたものをマスクしてバス競合を防止する。例文帳に追加

Consequently, the gate having accessed the enable signal at the earliest drives the tri-state buffer and masks gates gaining access later so that a bus conflict is prevented. - 特許庁

Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。例文帳に追加

This structure includes N pieces of bit lines, M pieces of first wordlines, M×N pieces of first storage cells, second wordline, N pieces of second storage cells, sense amplifier, N pieces of first transistors, N pieces of second transistors, and an enable line. - 特許庁

その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。例文帳に追加

Among them, M and N are natural numbers, and the second storage cells and the first transistors control whether the open circuit is formed between the corresponding bit line and sense amplifier, or not, and a write-in of a test result of the nonvolatile memory array is carried out by the second transistor and the enable line. - 特許庁