メモリ共有型マルチプロセッサの英語

本発明による分散共有メモリ型マルチプロセッサシステムは、複数のノードを具備する。例文帳に追加

This distributed shared memory type multiprocessor system is provided with a plurality of nodes. - 特許庁

分散共有メモリ型のマルチプロセッサシステムにおいて、アドレス解決機構を有しないセルであってもそのセルを構成要素として種々のメモリ構成により柔軟にマルチプロセッサシステムを運用する。例文帳に追加

To more flexibly operate a multiprocessor system in various memory configurations even with a cell, which does not have an address resolution mechanism, with that cell as a component in a distributed shared memory type multiprocessor system. - 特許庁

システムのリブートを必要せずに負荷分散が行える分散共有メモリ型マルチプロセッサシステムを提供することにある。例文帳に追加

To provide a distributed shared memory type multiprocessor system for performing load distribution without making it necessary to reboot the system. - 特許庁

メモリ共有型マルチプロセッサシステムにおけるランダム命令組合せ試験の試験網羅性を向上させる。例文帳に追加

To improve the test comprehensiveness of a random instruction combination test in a memory sharing type multiprocessor system. - 特許庁

マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。例文帳に追加

To provide an access monitoring method and an access monitoring device for a shared memory, the method and the device enabling access information from an arbitrary processor to a shared memory to be monitored irrespective of type of a multiprocessor system. - 特許庁

階層型共有バスマルチプロセッサシステムの中間階層の処理ユニットは、通常のプロセッサと同等のプログラマブル能力を持つプロセッサと、命令メモリと、データメモリを備えている。例文帳に追加

The processing unit of an intermediate hierarchy in a hierarchical shared bus multi-processor system is provided with a processor having a programmable ability being equal to that of a normal processor, an instruction memory and a data memory. - 特許庁

ＤＭＡ転送との共有メモリを有する、非対称型単一チップ異種マルチプロセッサ・コンピュータ・システムに、アトミック更新のプリミティブを提供すること。例文帳に追加

To provide for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers. - 特許庁

少ないハードウェア量に関わらず、主記憶の故障で停止しないマルチプロセッサ(複数のCPU)で構成される共有メモリ型情報処理システムを提供する。例文帳に追加

To provide a shared memory type information processing system constituted of a multiprocessors (plural CPUs) that is prevented from being stopped with a fault of a main storage in spite of the small number of hardware elements. - 特許庁