寄生抵抗効果の英語

短チャネル効果および寄生抵抗を抑制可能なＳＯＩ構造を有する半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device and its manufacturing method which has an SOI structure, capable of suppressing its short channel effect and its parasitic resistance. - 特許庁

活性層—電極間の寄生抵抗に起因する素子特性のばらつきの少ないＩＧＺＯ系電界効果型トランジスタを製造する。例文帳に追加

To manufacture an IGZO-based field effect transistor which has small variance in element characteristics due to parasitic resistance between an active layer and an electrode. - 特許庁

短チャネル化を可能とし、オン抵抗と寄生容量の低減を図った絶縁ゲート型炭化珪素ラテラル電界効果トランジスタを提供する。例文帳に追加

To provide an insulated gate type silicon carbide lateral field effect transistor which enables a shorter channel and achieves reduction in ON resistance and parasitic capacity. - 特許庁

ショートチャネル効果や寄生抵抗に起因する電気的特性の劣化を防止する半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device for preventing degradation in the electrical characteristics caused by short-channel effects or a parasitic resistance. - 特許庁

直流カット用のコンデンサC4の電荷を、第１の電界効果トランジスタQ1の寄生ダイオード、抵抗R3、共振用インダクタL3、抵抗R2および直流カット用のコンデンサC4の閉路で放電する。例文帳に追加

Electric charge of the capacitor C4 for cutting DC is discharged by closing a circuit of a parasitic diode comprising the first field effects transistor Q1, a resistor R3, an inductor L3 for resonance, a resistor R2 and the capacitor 4 for cutting DC. - 特許庁

ゲートリセス構造を有するIII−Ｖ族窒化物半導体を用いた電界効果トランジスタにおいて、ゲートリセス領域に生じる応力の影響に起因する高抵抗化を抑制し、寄生抵抗が小さい電界効果トランジスタを実現できるようにする。例文帳に追加

To provide a field effect transistor having a small parasitic resistance by suppressing a highly increasing of a resistance caused by an influence of a stress generated in a gate recess region, in the field effect transistor using a group III-V nitride semiconductor having a gate recess structure. - 特許庁

ＳＯＩ基板に作り込まれたＭＯＳＦＥＴをＦＤ動作させる際に、基板浮遊効果と短チャネル効果との両方を抑制し、更に、寄生抵抗の増大、イオン注入による欠陥、及び閾値電圧の低下についても抑制する。例文帳に追加

To suppress both substrate floating effect and short channel effect during FD operation of an MOSFET fabricated in an SOI substrate; and also to suppress increase in parasitic resistance, defect due to ion implantation, and lowering of threshold voltage. - 特許庁

ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。例文帳に追加

To provide the manufacturing method of a semiconductor apparatus with reduced parasitic resistance and bonding leakage by effectively removing a damaged layer occurring on a semiconductor substrate or a polysilicon layer due to dry etching. - 特許庁