投機的メモリの英語

ベクトルロード命令を投機的に実行して、メモリアクセスのレイテンシを隠蔽すること。例文帳に追加

To execute a vector load instruction in a speculative manner and conceal memory access latency. - 特許庁

コマンド生成手段は所定のアクセス処理において、メモリインタフェースに複数のアクセスコマンドを投機的に投入する。例文帳に追加

In predetermined access processing, command generation means speculatively inputs a plurality of access commands to the memory interface. - 特許庁

本発明は情報処理装置のメモリ装置に関し、次回のアクセスの行アドレスをアクセス要求が来る前に予め投機的に予測し発行しておくことで、高速なメモリアクセスを可能にする。例文帳に追加

To provide a memory apparatus for information processing systems, which can be accessed in high seed by issuing a speculatively anticipated access command of a line address for a next memory access before the actual access command is issued. - 特許庁

そして、読み出したタグ情報が、投機的読み出しデータが全キャッシュメモリ２０ａ、２０ｂにおいて存在しないことを示す場合には、この投機読み出しデータを自ノード装置１００ａ内のプロセッサ１０ａに送る。例文帳に追加

When the read tag information shows the absence of speculative read data in all cache memories 20a and 20b, these speculative read data are sent to a processor 10a inside the present node device 100a. - 特許庁

実施形態によれば、コマンド生成手段は所定のアクセス処理において、チャネル別のアクセスコマンドの群をメモリインタフェースに逐次投機的に投入する。例文帳に追加

In predetermined access processing, command generation means successively and speculatively inputs the group of channel-categorized access commands to a memory interface. - 特許庁

所定のしきい値以上の予測スラックを有するストア命令を、当該ストア命令に後続するロード命令とデータの依存関係がないと予測して判断し、当該ストア命令のメモリ・アドレスが判明していなくても上記後続するロード命令を投機的に実行する。例文帳に追加

It is predicted and determined that a store instruction having predicted slack larger than or equal to a predetermined threshold value has no data dependency relationship with a subsequent load instruction to the store instruction and the subsequent load instruction is speculatively executed even if the memory address of the store instruction is not known. - 特許庁

本発明の投機的マルチスレッド処理装置は、割り当てられたスレッドをそれぞれ実行する複数のプロセッサ部PE０〜PEｎ-1と、各プロセッサ部PE０〜PEｎ-1を制御してスレッドの実行を統括的に管理するスレッドマネージャ１と、各プロセッサ部PE０〜PEｎ-1による処理結果等を格納するメモリ部２とを備える。例文帳に追加

This speculative multi-thread processor is provided with plural processor parts PE0 to PEn-1 respectively executing an assigned thread, a thread manager 1 integrally managing the execution of a thread by controlling each part PE0 to PEn-1 and a memory part 2 storing a processing result, etc., by each part PE0 to PEn-1. - 特許庁