FET modelとは 意味・読み方・使い方

DECISION METHOD FOR PARAMETER OF FET EQUIVALENT-CIRCUIT MODEL例文帳に追加

ＦＥＴ等価回路モデル・パラメータの決定方法 - 特許庁

By using actually measured data for which thresholds to a plurality of the MOS FETs of different gate lengths manufactured under the same process condition are actually measured and the analysis model of the threshold of the MOS FET, the impurity density distribution within the substrate of the channel surface of the MOS FET is calculated.例文帳に追加

同一プロセス条件で製造されたゲート長の異なる複数のMOS FET に対する閾値を実測した実測データとMOS FET の閾値の解析モデルを用いて、MOSFET のチヤネル表面の基板内不純物濃度分布を算出する。 - 特許庁

The characteristic constants of a ferroelectric as a double saturation function model are obtained, and the simulation data of a ferroelectric FET are obtained using these characteristic constants, and the MOS SPICE parameter of a FET which forms a ferroelectric FET together with the ferroelectric.例文帳に追加

強誘電体を２重飽和関数モデルとして求めたその特性定数と、この強誘電体とともに強誘電体ＦＥＴを構成するＦＥＴのＭＯＳスパイスパラメータとを用い、強誘電体ＦＥＴのシミュレートデータを得る。 - 特許庁

Then, a protection IC element 51, an FET element 52, a PTC element 53 and a resistance element for model discrimination 54 are embedded in the insulating layer 23.例文帳に追加

そして絶縁層２３内に、保護ＩＣ素子５１、ＦＥＴ素子５２、ＰＴＣ素子５３、機種判別用抵抗素子５４が埋設されて構成されている。 - 特許庁

The structure model setting part 11 sets a virtual structure model, assuming that hetero-structure of a FET has a confinement potential for forming a channel area and comprises a single semiconductor layer.例文帳に追加

構造モデル設定部１１は、ＦＥＴのヘテロ構造がチャネル領域を形成する閉じ込めポテンシャルを有するとともに単一の半導体層からなると仮定して仮想構造モデルを設定する。 - 特許庁

To simulate an SOI element by setting a floating body voltage to an optional desired value at the optional point of time during simulation by an electronic design model encoded by design software for the FET logic design of an SOI base.例文帳に追加

ＳＯＩベースのＦＥＴ論理設計用の設計ソフトウェアに符号化される電子設計モデルが、シミュレーションの間の任意の時点に、浮遊体電圧を任意の所望の値にセットすることにより、ＳＯＩ素子をシミュレートすること。 - 特許庁

A simulator incorporates a GaN type HEMT equipment circuit model comprising a parallel circuit of a first capacitance Cdr and second resistance Rdr is provided at a drain node and a parallel circuit of a second capacitance Csr and fourth resistance Rsr is provided at a source node in an equivalent circuit model of a compound semiconductor FET.例文帳に追加

化合物半導体ＦＥＴの等価回路モデルにおけるドレイン・ノード側に、第１の容量Ｃｄｒ及び第２の抵抗Ｒｄｒの並列回路を設け、ソース・ノード側に、第２の容量Ｃｓｒ及び第４の抵抗Ｒｓｒの並列回路を設けたＧａＮ系ＨＥＭＴの等価回路モデルを組み込んだシミュレーション装置。 - 特許庁